3D封裝的發(fā)展動態(tài)與前景

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作者：翁壽松時間：2006-11-29 來源：電子與封裝

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1 為何要開發(fā)3D 封裝

迄今為止，在IC芯片領域，SoC（系統(tǒng)級芯片）是最高級的芯片；在IC封裝領域，SiP（系統(tǒng)級封裝）是最高級的封裝。 SiP涵蓋SoC，SoC簡化SiP。SiP有多種定義和解釋，其中一說是多芯片堆疊的3D封裝內(nèi)系統(tǒng)集成（System-in-3D Package），在芯片的正方向上堆疊兩片以上互連的裸芯片的封裝，SIP是強調(diào)封裝內(nèi)包含了某種系統(tǒng)的功能。3D封裝僅強調(diào)在芯片正方向上的多芯片堆疊，如今3D封裝已從芯片堆疊發(fā)展占封裝堆疊，擴大了3D封裝的內(nèi)涵。（1）手機是加速開發(fā)3D封裝的主動力，手機已從低端（通話和收發(fā)短消息）向高端（可拍照、電視、廣播、MP3、彩屏、和弦振聲、藍牙和游戲等）發(fā)展，并要求手機體積小，重量輕且功能多。為此，高端手機用芯片必須具有強大的內(nèi)存容量。2005年要求256Mb代碼存儲，1Gb數(shù)據(jù)存儲；2006年要求1Gb代碼存儲，2Gb數(shù)據(jù)存儲，于是誕生了芯片堆疊的封裝（SDP），如多芯片封裝（MCP）和堆疊芯片尺寸封裝（SCSP）等；[1]（2）在2D封裝中需要大量長程互連，導致電路RC延遲的增加。為了提高信號傳輸速度，必須降低RC延遲?？捎?D封裝的短程垂直互連來替代2D封裝的長程互連；（3）銅互連、低k介質(zhì)層和CMP已成為當今CMOS技術中的一項標準工藝。隨著芯片特征尺寸步入納米尺度，對低k介質(zhì)層要求越來越高，希望采用純低k（k＜2.8）介質(zhì)層。然而事與愿違，ITRS曾三次（三個節(jié)點）延期向低k介質(zhì)層的切換。2003年底在Sematech聯(lián)盟主辦的一次研討會上，與會者認為，為改良IC互連面進行的低k材料研究有可能接近某種實際極限，未來應更多注重改進設計及制造低k介質(zhì)層的能力，這表明實施SoC的難度。這就是開發(fā)3D封裝的三條理由。從此，3D封裝如雨后春筍般地蓬勃發(fā)展。

2 芯片堆疊

手機已成為高密度存儲器最強、最快的增長動力，它正在取代PC成為高密度存儲器的技術驅(qū)動，在2008年手機用存儲器可能超過PC用存儲器。用于高端手機的高密度存儲器要求體積小、容量大，勢必采取芯片堆疊。芯片堆疊的封裝主要兩種，一是MCP，二是SCSP。MCP涵蓋SCSP，SCSP是MCP的延伸，SCSP的芯片尺寸比MCP有更嚴格的規(guī)定。通常MCP是多個存儲器芯片的堆疊，而SCSP是多個存儲器和邏輯器件芯片的堆疊。

2.1 芯片堆疊的優(yōu)缺點

2004年3月Sematech預言，3D芯片堆疊技術將會填補現(xiàn)行的CMOS技術與新奇技術（如碳納米管技術）之間的空白。芯片堆疊于1998年開始批量生產(chǎn)，絕大多數(shù)為雙芯片堆疊，如圖1所示。[2]到2004年底ST微電子已推出堆疊9個芯片的MCP，MCP最具經(jīng)濟效益的是4～5個芯片的堆疊。芯片堆疊的優(yōu)缺點、前景和關系如表1所示，表1給出了芯片堆疊與封裝堆疊的比較。[3]由于芯片堆疊在X和Y的2D方向上仍保持其原來的尺寸，并在Z方向上其高度控制在1mm左右，所以很受手機廠商的青睞。芯片堆疊的主要缺點是堆疊中的某個芯片失效，整個芯片堆疊就報廢。

2.2 芯片堆疊的關鍵技術

芯片堆疊的關鍵技術之一是圓片的減薄技術，目前一般綜合采用研磨、深反應離子刻蝕法（DRIE）和化學機械拋光法（CMP）等工藝，通常減薄到小于50μm，當今可減薄至10～15μm，為確保電路的性能和芯片的可靠性，業(yè)內(nèi)人士認為晶圓減薄的極限為20μM左右，表2給出對圓片減薄的要求，即對圓片翹曲和不平整度（即粗糙度）提出的具體控制指標。