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基于二叉樹的CVSL電路優(yōu)化方法

作者: 時間:2013-01-17 來源:網(wǎng)絡(luò) 收藏

摘要:CVSL,電路不同于那樣具有固定的構(gòu)成規(guī)則,對于復(fù)雜邏輯,若不對電路進行優(yōu)化,則電路速度、版圖面積、功耗等性能指標(biāo)均會受到影響。因此用一種方法有規(guī)律的來完成CVSL,電路結(jié)構(gòu)的設(shè)計顯得十分重要,傳統(tǒng)的卡諾圖化簡法步驟過多,結(jié)構(gòu)不夠直觀,鐘對這一缺陷,提出了用二叉樹代替?zhèn)鹘y(tǒng)的卡諾圖法的設(shè)計思路,從而使結(jié)構(gòu)得到優(yōu)化。分析結(jié)果表明,二叉樹優(yōu)化法較卡諾圖法可使電路獲得了更加高效的設(shè)計結(jié)果。
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0 引言
適合于整個系統(tǒng)或模塊的高速設(shè)計中。在單端式邏輯(Single-ended logic)和差動式邏輯間需要提供互補信號的反相器。對于復(fù)雜邏輯,由于兩個NMOS Tree有共同項,電路可進一步化簡,減少MOS管數(shù)量。傳統(tǒng)的方法是用卡諾圖法,但卡諾圖并不能顯示出電路的連接關(guān)系,若改用二叉樹算法,則可以很明了的反映出電路的連接關(guān)系。

1 CVSL電路的特點
互補靜態(tài)CMOS特點電路的特點是P管陣列的邏輯結(jié)構(gòu)正好是N管陣列的對偶,若一陣列是串聯(lián),則另一陣列必定是并聯(lián)。NMOS陣列是原量控制,PMOS陣列是非量控制,因而,N型陣列和P型陣列可以接同一個輸入信號。電路中PMOS管的數(shù)目與NMOS管的數(shù)目相同。如果輸入變量共有k個,則總共需要2k個晶體管,形成一種全互補電路。但管子數(shù)量多,版圖可能比較復(fù)雜。只有設(shè)計得當(dāng),版圖才會有規(guī)則。
雖然CMOS電路有許多優(yōu)點,但一般認(rèn)為其與偽NMOS相比有兩大缺點:
(1)CMOS電路的速度比偽NMOS低。任何一級CMOS倒相器至少有兩只管子,一只P管和一只N管,它們的柵極是連接在一起的,輸入電容加倍,前級的充放電就比較慢。
(2)CMOS電路所需的器件數(shù)多。一個邏輯電路需要設(shè)計兩套邏輯函數(shù),分別傳送原函數(shù)和其補函數(shù)。因而,CMOS電路的邏輯冗余度較高。不僅浪費硅片面積,而且增加互聯(lián)任務(wù),使性能降低。偽NMOS電路只采用一個P管作為上拉負(fù)載,以代替全互補標(biāo)準(zhǔn)CMOS電路中的P陣列邏輯。但增加了靜態(tài)功耗,提高了輸出低電平,降低了噪聲容限。為克服功耗提出電路的改進方案即CVSL電路,如圖1所示。

本文引用地址:http://m.butianyuan.cn/article/175917.htm

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由于電路同時接收差動式的輸入(Differential Input)且提供差動式的輸出(Differential Outputs),所以又稱為DCVSL(Differential Cascade Voltage SwitchLogic)電路。并且原量反量同時輸出。雖然比CMOS所用MOS管數(shù)量多,但提供互補輸出且由于電子遷移率高于空穴,相同面積下速度比CMOS高(是一種高速設(shè)計)。由于存在正反饋,完全消除了Pseudo-NMOS中的靜態(tài)電流,使輸出達(dá)到rail to rail(低功耗高噪聲容限),進一步提高了翻轉(zhuǎn)速度。
該電路適合于整個系統(tǒng)或模塊都用DCVSL,的設(shè)計,在單端式邏輯(Single-ended Logic)和差動式邏輯間需要提供互補信號的反相器。對于復(fù)雜邏輯,由于兩個NMOS Tree有共同項,所以電路可進一步化筒,減少了MOS管數(shù)量。


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