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CMOS電路IDDQ測試電路設計

作者: 時間:2011-11-22 來源:網絡 收藏


2 設計
2.1 設計
圖2所示為,其由1個電流差分放大電路(T2,T3)、2個鏡像電流源(T1,T2和T3,T4)和1個反相器(T7,T8)組成。鏡像電流源(T1,T2)用來產生一個參考電流IREF,電流源(T3,T4)的電流為(-IREF),其作用相當于一個電流比較器。是被測電路的電源電流。差分放大電路(T2,T3)計算出參考電流與被測電路異常電流的差。參考電流IREF的值設為被測電路正常工作時的靜態(tài)電源電流,其取值可通過統(tǒng)計分析求出。

本文引用地址:http://m.butianyuan.cn/article/178359.htm

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2.2 工作模式
電路工作于兩種模式:正常工作模式和測試模式。電路使能端E作為管子T0的輸入,用來控制測試電路與被測電路的連接和斷開,即測試電路的工作模式。
在正常工作模式下(E=1),T0導通,IDDQ經T0管到地,測試電路與被測電路斷開,被測電路不會受到測試電路的影響。
在測試模式下(E=0),T0管截止,被測電路的靜態(tài)電流IDDQ與參考電流IREF比較,如果靜態(tài)電流比參考電流大,則電流差分放大電路計算出差值,反向器的輸出即測試輸出為高電平(邏輯1),表明被測電路存在缺陷。若靜態(tài)電流比參考電流小,反向器輸出即測試輸出為低電平(邏輯0),表明被測電路無缺陷。
2.3 不足與改進
因為測試電路加在被測電路與地之間,所以會導致被測電路的性能有所下降。為了消除這種影響,另外加上控制端X。在正常工作模式情況下,X端接地,測試電路與被測電路分離,測試電路對被測電路無任何影響。在測試模式下,X端懸空,E端接地,T0管截止,測試電路進行測試。
在測試模式下,X端懸空,E端接低電平,若電路有缺陷,測試輸出為高電平。但是被測電路輸入跳變時,被測電路無缺陷,也會產生一較大的動態(tài)峰值電流IDDQ。為了避免出現誤判斷,在此種情況下,測試電路應輸出為低電平。所以在被測試電路輸入變化后,必須在瞬態(tài)電流達到穩(wěn)定時才可進行IDDQ測試。

3 結語
本文所設計的IDDQ測試電路由一個電流差分放大電路、電流源、反相器組成。在正常工作模式下,測試電路與被測電路斷開;在測試模式下,電流差分放大電路計算出被測電路電流與參考電流的差,反相器輸出是否有缺陷的高低電平信號。測試電路用了7個管子和1個反相器,占用面積小,用Pspice進行了晶體管級模擬,結果證明了其有效性。IDDQ測試的缺點是隨著特征尺寸的縮小,每個晶體管閾值漏電流的增加,中門數的增加,電路總的泄漏電流也在增加,這樣分辨間距會大大縮小,當出再重疊時就很難進行有效的故障檢測和隔離。但盡管如此,由于IDDQ測試電路的簡易性非常突出,所以它仍然是目前可測性測試技術的研究熱點。

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