簡易USB與LVDS接口轉(zhuǎn)換器
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USB3300連接電路如圖3所示，為控制數(shù)據(jù)傳輸?shù)臅r序同步，采用USB3300的時鐘輸出工作方式。USB3300外接24 MHz的時鐘晶體振蕩器，經(jīng)內(nèi)部鎖相環(huán)電路轉(zhuǎn)換為60 MHz信號，通過CLK輸入FPGA作為其時鐘信號，從而實現(xiàn)FPGA與USB3300的時鐘同步。USB接口部分與FPGA的數(shù)據(jù)交互傳輸通過雙向的8 位數(shù)據(jù)信號實現(xiàn)，USB3300通過DIR與NXT信號輸出控制數(shù)據(jù)信號的傳輸方向，而FPGA通過STP信號控制數(shù)據(jù)的傳輸方向USB3300的狀態(tài)。這樣便實現(xiàn)FPGA與USB3300的數(shù)據(jù)交互。本文引用地址：http://m.butianyuan.cn/article/181241.htm
3．3 協(xié)議數(shù)據(jù)轉(zhuǎn)換部分
系統(tǒng)協(xié)議數(shù)據(jù)轉(zhuǎn)換部分中采用現(xiàn)場可編程邏輯門陣列器件EP1C6U240C8進行編程，主要實現(xiàn)的功能是將與USB3300交互的數(shù)據(jù)轉(zhuǎn)換成10位并行數(shù)據(jù)與SN65LV1023和SN65LV1224交互，同時通過STP信號控制 USB3300的數(shù)據(jù)傳輸方向和USB3300的狀態(tài)。由于USB協(xié)議本身有低功耗模式，在低功耗模式時鎖相環(huán)關閉，在硬件設計時一定要接RESET控制鍵，這樣便于軟件編程的調(diào)試。
3．4 LVDS接口電路
低壓差分信號LVDS(Low Voltage Differential Signaling)接口是一種高速數(shù)據(jù)傳輸?shù)奈锢韺咏涌?，其電壓信號擺幅低，技術上能做到且產(chǎn)生極低噪聲，功耗也極低，主要用于服務器、可堆壘集線器、無線基站、3FG交換機及高分辨率顯示等。與USB協(xié)議接口類似其物理層信號直接與FPGA進行交互相當復雜，系統(tǒng)選用SN65LV1224和 SNLV1023，將FPGA與LVDS接口物理層數(shù)據(jù)交互，轉(zhuǎn)換為10位的并行信號，同時通過相關的控制信號控制數(shù)據(jù)的傳輸方向。SN65LV1023 與SN65LV1224的硬件連接電路分別如圖4和圖5所示，其中SN65LV1023實現(xiàn)10位并行數(shù)據(jù)轉(zhuǎn)換成LVDS的低壓差分信號，同時FPGA通過TCLK_R／F控制內(nèi)部鎖相環(huán)，進而控制SN65LV1023狀態(tài)。而SN65LV1224則將LVDS的低壓差分信號轉(zhuǎn)換成10位并行數(shù)據(jù)信號輸入 FPGA，這樣通過SN65LV1023與SN65LV1224，便在較為簡單的情況下實現(xiàn)FPGA與LVDS接口的數(shù)據(jù)交互。
4 系統(tǒng)軟件設計
利用可編程邏輯門陣列FPGA轉(zhuǎn)換協(xié)議數(shù)據(jù)，由于系統(tǒng)使用USB3300可將USB協(xié)議物理層信號轉(zhuǎn)換成8位并行信號，而使用SN65LV 1023與SN65LV1224則將低壓差分信號LVDS轉(zhuǎn)換成10位并行信號，這樣大大簡化FPGA的編程。
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