Layout版圖設(shè)計(jì)布局布線流程

51 05工藝中resistor層只是做檢查用

52 電阻連線處孔越多,各個(gè)VIA孔的電阻是并聯(lián)關(guān)系,孔形成的電阻變小.

53 電阻的dummy是保證處于邊緣的電阻與其他電阻蝕刻環(huán)境一樣.

54 電容的匹配，值，接線，位置的匹配。

55 電阻連接fuse的pad的連線要稍寬,因?yàn)橥ㄟ^的電流較大.fuse的容絲用最上層金屬.

56 關(guān)于powermos

① powermos一般接pin，要用足夠?qū)挼慕饘倬€接，

② 幾種縮小面積的畫法。

③ 柵的間距？無要求。柵的長度不能超過100um

57 Power mos要考慮瞬時(shí)大電流通過的情況,保證電流到達(dá)各處的路徑的電阻相差不大.(適應(yīng)所有存在大電流通過的情況).

58 金屬層dummy要和金屬走向一致，即如果M2橫走，M2的dummy也是橫走向

59 低層cell的pin,label等要整齊,and不要刪掉以備后用.

60 匹配電路的柵如果橫走，之間連接用的金屬線會是豎走，用金屬一層，和規(guī)定的金屬走向一致。

61 不同寬度金屬連接的影響？整個(gè)layout面積較大時(shí)影響可忽略.

62 輸出端節(jié)電容要小.多個(gè)管子并聯(lián),有一端是輸出時(shí)注意做到這點(diǎn).

63 做DRACULA檢查時(shí),如果先運(yùn)行drc,drc檢查沒有完畢時(shí)做了lvs檢查,那么drc檢查的每一步會比lvs檢查的每一步快;反之,lvs會比drc快.

64 最終DRACULA通過之后在layout圖中空隙處加上ptap,先用thin-oxid將空隙處填滿,再打上孔,金屬寬度不要超過10,即一行最多8個(gè)孔(06工藝)

65 為防止信號串?dāng)_,在兩電路間加上PTAP,此PTAP單獨(dú)連接VSS PAD.

66 金屬上走過的電壓很大時(shí),為避免尖角放電,拐角處用斜角,不能走90度度的直角.

67 如果w=20,可畫成兩個(gè)w=10mos管并聯(lián)

68 并聯(lián)的管子共用端為S端,或D端;串聯(lián)的管子共用端為s/d端.

出錯(cuò)檢查:

69 DEVICE的各端是否都有連線；連線是否正確；

70 完成布局檢查時(shí)要查看每個(gè)接線的地方是否都有連線，特別注意VSSX，VDDX

71 查線時(shí)用SHOTS將線高亮顯示，便于找出可以合并或是縮短距離的金屬線。

72 多個(gè)電阻（大于兩根）打上DUMMY。保證每根電阻在光刻時(shí)所處的環(huán)境一樣，最外面的電阻的NPIM層要超出EPOLY2 0.55 um，即兩根電阻間距的一半。

73 無關(guān)的MOS管的THIN要斷開，不要連在一起

74 并聯(lián)的管子注意漏源合并，不要連錯(cuò)線。一個(gè)管子的源端也是另一個(gè)管子的源端

75 做DRAC檢查時(shí)最上層的pin的名稱用text2標(biāo)識。Text2的名稱要和該pin的名稱一樣.

76 大CELL不要做DIVA檢查,用DRACULE.

77 Text2層要打在最頂層cell里.如果打在pad上,于最頂層調(diào)用此PAD,Dracula無法認(rèn)出此pin.

78 消除電阻dummy的lvs報(bào)錯(cuò)，把nimp和RPdummy層移出最邊緣的電阻，不要覆蓋dummy

79 06工藝中M1最小寬度0.8,如果用0.8的M1拐線,雖然diva的drc不報(bào)錯(cuò),但DRACULE的drc會在拐角處報(bào)錯(cuò).要在拐角處加寬金屬線.

80 最后DRACULA的lvs通過,但是drc沒有過,每次改正drc錯(cuò)誤前可把layout圖存成layout1,再改正.以免改錯(cuò)影響lvs不通過,舊版圖也被保存下來了.

81 Cell中間的連線盡量在低層cell中連完,不要放在高層cell中連,特別不要在最高層cell中連,因?yàn)樽罡邔觕ell的布局經(jīng)常會改動,走線容易因?yàn)閏ell的移動變得混亂.

82 DRACULA的drc無法檢查出pad必須滿足pad到與pad無關(guān)的物體間距為10這一規(guī)則.

83 做DRACULA檢查時(shí)開兩個(gè)窗口,一個(gè)用于lvs,一個(gè)用于drc.可同時(shí)進(jìn)行,節(jié)省時(shí)間.

容易犯的錯(cuò)誤

84 電阻忘記加dummy

85 使用NS功能后沒有復(fù)原(選取AS),之后又進(jìn)行整圖移動操作,結(jié)果被NS的元件沒有移動,圖形被破壞.

86 使用strech功能時(shí)錯(cuò)選.每次操作時(shí)注意看圖左下角提示.

87 Op電路中輸入放大端的管子的襯底不接vddb/vddx.

88 是否按下capslock鍵后沒有還原就操作

節(jié)省面積的途徑

89 電源線下面可以畫有器件.節(jié)省面積.

90 電阻上面可以走線，畫電阻的區(qū)域可以充分利用。

91 電阻的長度畫越長越省面積。

92 走線時(shí)金屬線寬走最小可以節(jié)省面積.并不需要走孔的寬度.

93 做新版本的layout圖時(shí)，舊圖保存，不要改動或刪除。減小面積時(shí)如果低層CELL的線有與外層CELL相連，可以從更改連線入手，減小走線面積。

94 版圖中面積被device，device的間隔和走線空間分割。減小面積一般從走線空間入手，更改FLOORPLAN。

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