PCM串行數(shù)據(jù)流同步時鐘提取設(shè)計
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模塊使用同步時序設(shè)計方式實(shí)現(xiàn)，所有工作在輸入全局時鐘信號clk上升沿的驅(qū)動下進(jìn)行，包括復(fù)位功能同樣為同步工作。在clk驅(qū)動下，復(fù)位信號低電位時系統(tǒng)復(fù)位，各寄存器進(jìn)行初始化工作置初值，復(fù)位信號結(jié)束后，run標(biāo)志位置1模塊開始工作。系統(tǒng)模塊框圖如圖4所示。本文引用地址：http://m.butianyuan.cn/article/187615.htm
以Altera的EPM7128SLC84型CPLD作為目標(biāo)器件，在集成開發(fā)環(huán)境QuartusⅡ中對上述VerilogHDL語言描述的時鐘信息提取模塊編譯綜合布局布線后進(jìn)行時序仿真，得到仿真波形如圖5所示。
為了方便對異常處理功能進(jìn)行驗(yàn)證，仿真時使用輸入時鐘約為PCM碼流速率的7．5倍，由圖5中可以看出，設(shè)計對于輸出采樣時鐘校正有很明顯效果。
圖6中則是使用完全8倍時鐘輸入的仿真結(jié)果，結(jié)果完全符合設(shè)計目標(biāo)。
3 結(jié)論
本文中給出的串行數(shù)據(jù)流采樣時鐘提取方法及其實(shí)現(xiàn)，不僅局限于文中所特定語音通信PCM30／32路系統(tǒng)，對類似的已知速率串行數(shù)據(jù)流異步接收系統(tǒng)均適用。該方法能夠有效地提取出數(shù)據(jù)流中包含的發(fā)送端時鐘信息，并消除接收端本地時鐘與之相位偏差、時鐘頻率偏差等因素導(dǎo)致的工作穩(wěn)定性不高以至接收數(shù)據(jù)錯誤等不良結(jié)果，具有較好的適應(yīng)性。
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