PCM串行數(shù)據(jù)流同步時(shí)鐘提取設(shè)計(jì)

摘要：為了產(chǎn)生語(yǔ)音調(diào)度系統(tǒng)中數(shù)據(jù)接收端異步接收PCM30／32路一次群串行數(shù)提流所需同步時(shí)鐘的目的，采用以分頻計(jì)數(shù)器為基礎(chǔ)模塊，輔以相位校正和誤校正處理模塊從已知速率PCM數(shù)據(jù)流中提取同步時(shí)鐘信號(hào)的方法，利用可編程邏輯器件和Verilog HDL硬件描述語(yǔ)言對(duì)該方法進(jìn)行實(shí)現(xiàn)和仿真驗(yàn)證。結(jié)果表明該方法能夠有效地利用已有串行數(shù)據(jù)流產(chǎn)生具備合適相位的同步采樣時(shí)鐘信號(hào)。
關(guān)鍵詞：同步時(shí)鐘；PCM；CPLD；Verilog HDL

O 引言
在各種基于PCM30／32路一次群系統(tǒng)、能夠接入公共電話通信網(wǎng)的專用匯接調(diào)度設(shè)備中，目前廣泛采用的設(shè)計(jì)方式為利用MCU控制多種專用集成電路(ASIC)協(xié)同工作，完成對(duì)語(yǔ)音調(diào)度數(shù)據(jù)的接收、疊加、分組交換等操作，此類設(shè)備在可實(shí)現(xiàn)功能和用戶規(guī)模等方面都受到所采用ASIC本身功能特性的限制，因此，雖然針對(duì)某一特定應(yīng)用的匯接機(jī)、調(diào)度機(jī)品種很多，但仍很難滿足所有的應(yīng)用需求，對(duì)于一些特殊功能需求往往要進(jìn)行單獨(dú)設(shè)計(jì)，在很大程度上增加了用戶的使用維護(hù)成本。
近年來隨著通訊技術(shù)和集成電路技術(shù)的發(fā)展，可編程邏輯器件及SoC設(shè)計(jì)在各種應(yīng)用設(shè)計(jì)中大量被應(yīng)用，在通信系統(tǒng)中，可編程邏輯器件的應(yīng)用范圍同樣越來越廣。利用可編程邏輯器件相對(duì)于使用獨(dú)立器件進(jìn)行語(yǔ)音調(diào)度數(shù)據(jù)編解碼、交換疊加等處理操作，在提高系統(tǒng)性能與集成度以及降低成本方面均有極大優(yōu)勢(shì)。同時(shí)，利用可編程邏輯器件能夠針對(duì)應(yīng)用需求進(jìn)行系統(tǒng)設(shè)計(jì)，突破傳統(tǒng)設(shè)計(jì)方式受器件限制較大的弊端。
對(duì)實(shí)現(xiàn)語(yǔ)音調(diào)度功能的可編程邏輯芯片來說，時(shí)鐘信號(hào)的同步可以有兩種模式：主模式和從模式。如果是在已有的交換平臺(tái)或通訊系統(tǒng)上增加設(shè)計(jì)其他語(yǔ)音調(diào)度功能，則已有外部時(shí)鐘系統(tǒng)難以被改變也不宜改變，這時(shí)語(yǔ)音調(diào)度電路應(yīng)采用從模式來同步。而對(duì)于全新設(shè)計(jì)的語(yǔ)音調(diào)度設(shè)備來說，就可以采用主模式的時(shí)鐘同步模式，由可編程器件產(chǎn)生時(shí)鐘及同步信號(hào)供芯片本身和外圍電路器件使用，使得外圍電路設(shè)計(jì)更為簡(jiǎn)潔。
在時(shí)鐘同步采用從模式設(shè)計(jì)方式時(shí)，芯片需要從接收到的串行數(shù)據(jù)流中提取時(shí)鐘信號(hào)以便正確可靠地進(jìn)行串行數(shù)據(jù)流接收，這是匯接調(diào)度設(shè)備接入已有通信網(wǎng)絡(luò)進(jìn)行語(yǔ)音調(diào)度數(shù)據(jù)處理的首要條件。
針對(duì)這個(gè)問題，文中介紹了一種從串行PCM數(shù)據(jù)流中提取同步時(shí)鐘的方法。

1 PCM一次群數(shù)據(jù)流同步時(shí)鐘提取方法
1．1 同步時(shí)鐘提取基本設(shè)計(jì)
我國(guó)和歐洲在電話語(yǔ)音通信使用PCM30／32路一次群傳輸系統(tǒng)中，通常串行數(shù)據(jù)速率為8 000幀×32時(shí)隙×8 =2．048 Mb／s，實(shí)際應(yīng)用的各類語(yǔ)音調(diào)度系統(tǒng)中數(shù)據(jù)傳輸大都以該速率進(jìn)行。在PCM串行數(shù)據(jù)流中，各碼元之間的相對(duì)位置是固定不變的，為了在數(shù)據(jù)流中區(qū)分出一個(gè)個(gè)的數(shù)據(jù)碼元，接收端必須具備對(duì)應(yīng)數(shù)據(jù)流的同步時(shí)鐘信號(hào)，從而進(jìn)一步正確接收PCM串行數(shù)據(jù)。
接收端數(shù)據(jù)流同步時(shí)鐘信號(hào)提取功能模塊基本工作原理是以一個(gè)3位計(jì)數(shù)器count1對(duì)16．384 MHz(PCM串行數(shù)據(jù)流速率8倍)全局時(shí)鐘信號(hào)進(jìn)行8分頻，計(jì)數(shù)器最高位作為同步采樣時(shí)鐘信號(hào)輸出，由全局時(shí)鐘上升沿驅(qū)動(dòng)。在計(jì)數(shù)值跳變至0和4時(shí)，分別輸出同步時(shí)鐘的下降沿和上升沿。
作為常用時(shí)鐘源的石英晶體振蕩器具有比較好的長(zhǎng)期頻率穩(wěn)定性，但作為全局時(shí)鐘輸入在產(chǎn)生同步時(shí)鐘過程中，由于晶振實(shí)際頻率與標(biāo)稱頻率相對(duì)偏差所產(chǎn)生的誤差隨時(shí)間推移而累積，造成本地同步時(shí)鐘相位漂移(相對(duì)于串行數(shù)據(jù)流中包含的時(shí)鐘信息)，所以需要不斷調(diào)整輸出同步時(shí)鐘相位才能夠保證接收過程不出現(xiàn)失步，這一點(diǎn)通過在分頻計(jì)數(shù)過程中調(diào)整計(jì)數(shù)器count1的計(jì)數(shù)值來實(shí)現(xiàn)。
進(jìn)行相位調(diào)整時(shí)，在全局時(shí)鐘驅(qū)動(dòng)下檢測(cè)到一個(gè)PCM信號(hào)上升沿到來后，即在一個(gè)碼元的開始時(shí)刻，改變分頻計(jì)數(shù)器count1中計(jì)數(shù)值為0，繼續(xù)計(jì)數(shù)到4時(shí)同步時(shí)鐘上升沿出現(xiàn)，其位置在PCM數(shù)據(jù)流一個(gè)碼元范圍的正中間，從而保證時(shí)鐘信號(hào)相對(duì)于輸入數(shù)據(jù)流具有合適的建立時(shí)間和保持時(shí)間。
實(shí)測(cè)某型16．384 MHz晶振偏差約每周期4 ns，為保證采樣時(shí)的信號(hào)具有較好的建立時(shí)間與保持時(shí)間，確定每20～30個(gè)周期做一次輸出同步時(shí)鐘相位調(diào)整。設(shè)計(jì)中使用5位計(jì)數(shù)器count2定時(shí)，該計(jì)數(shù)器計(jì)數(shù)值超過20進(jìn)行相位調(diào)整。

1．2 時(shí)鐘信號(hào)提取過程異常情況解決
上述從已知數(shù)據(jù)速率的PCM數(shù)據(jù)流中提取采樣時(shí)鐘并進(jìn)行相位校正的基本方法在使用中存在以下兩個(gè)問題：
(1)計(jì)時(shí)計(jì)數(shù)器值超過20后，系統(tǒng)在全局時(shí)鐘驅(qū)動(dòng)下進(jìn)行PCM信號(hào)上升沿檢測(cè)過程中，計(jì)時(shí)計(jì)數(shù)器count2依然工作，當(dāng)該5位計(jì)數(shù)器值達(dá)到31而依然沒有檢測(cè)到PCM信號(hào)上升沿到來時(shí)，下一個(gè)時(shí)鐘到來時(shí)計(jì)數(shù)器值將復(fù)位為0導(dǎo)致錯(cuò)過本次校正。