基于TMS320C6722的高速鐵路信號發(fā)送與接收模擬系統(tǒng)
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1.1信號發(fā)送單元
信號發(fā)送單元主要實(shí)現(xiàn)信號的產(chǎn)生和發(fā)送，同時還可在信號中混入噪聲，進(jìn)行實(shí)際軌道信號的模擬。信號發(fā)送由上位機(jī)控制，上位機(jī)選擇發(fā)送信號的幅度、載頻、調(diào)制頻率等參數(shù)，并選擇是否添加噪聲，然后通過USB傳輸?shù)接布到y(tǒng)控制DDS發(fā)碼單元發(fā)送相關(guān)制式鐵路信號。在發(fā)送過程中，上位機(jī)界面可以實(shí)時顯示信號的發(fā)送參數(shù)和相應(yīng)波形。
1．2信號解調(diào)單元
信號解調(diào)單元負(fù)責(zé)接收信號，對其進(jìn)行時域和頻域分析。通過對載頻信息的檢測完成對各種制式的確定，然后按照不同制式的解調(diào)算法進(jìn)行解調(diào)。信號解調(diào)過程首先由A／D采集DDS發(fā)送的軌道信號，然后采集數(shù)據(jù)送人DSP處理器，DSP判斷信號制式進(jìn)行相應(yīng)解調(diào)，解調(diào)后的數(shù)據(jù)通過雙口RAM送人ARM協(xié)處理器，ARM控制液晶顯示信號制式、載頻、調(diào)制頻率等，并通過USB傳輸解調(diào)信息到上位機(jī)實(shí)時顯示。
2.系統(tǒng)硬件分析
系統(tǒng)的硬件整體框架圖如圖2所示。
圖2 硬件整體框架
2．1雙CPU單元
采用TI公司的浮點(diǎn)DSP處理器TMS320C6722作為整個系統(tǒng)的核心，應(yīng)用其出色的運(yùn)算能力和數(shù)據(jù)處理速度快、精度高等優(yōu)點(diǎn)，完成系統(tǒng)的數(shù)據(jù)處理任務(wù)?？刂茊卧捎肅ORTEX－M3為內(nèi)核的ARM芯片STM32F103ZET6作為核心，其強(qiáng)大的控制能力，滿足了整個系統(tǒng)的控制要求；其豐富的外設(shè)配置，為系統(tǒng)的擴(kuò)展和升級提供了很大的空間。
2．2主要外圍電路單元
DDS發(fā)送單元以AD9831為核心，配合相應(yīng)算法及程序發(fā)送正交化FSK信號和數(shù)字編碼信號。由于AD9831頻率寄存器切換選擇線（FSELECT）需由定時器的輸出脈沖控制，以實(shí)現(xiàn)多頻之間切換，而DSP芯片定時器未設(shè)置定時器的外部引腳，故DDS的控制由協(xié)處理器STM32F103ZET完成。
信號采集單元以MAX1322為核心，通過并行數(shù)據(jù)線與TMS320C6722相連，AD_E0C＃連接C6722的外部中斷引腳，讀寫及片選由CPLD邏輯譯碼產(chǎn)生。
2．3通信單元
系統(tǒng)中DSP和ARM之間采用雙口RAM（IDT70V24）通信。該芯片配有兩套完全獨(dú)立的數(shù)據(jù)線、地址線、讀／寫控制線，允許主從控制器對雙端口存儲器的同一單元進(jìn)行同時存取。兩套完全獨(dú)立的中斷邏輯用來實(shí)現(xiàn)兩個CPU之間的握手控制信號；兩套獨(dú)立的“忙”邏輯，保證兩個CPU同時對同一單元讀／寫操作的正確性；讀／寫時序與普通單端口存儲器完全一樣，存取速度完全適合高速、實(shí)時的通信系統(tǒng)。
PC和ARM之間采用USB或RS－232串口通信。
2．4 CPLD模塊
采用ATMEL公司的CPLD芯片ATF1508AD完成對整個系統(tǒng)的時序控制和硬件接口邏輯。它可以把DSP芯片進(jìn)一步解放出來集中完成數(shù)據(jù)處理工作，提高DSP芯片的使用效率；它還實(shí)現(xiàn)復(fù)位控制、輸出時鐘的功能。
3.軌道信號的改進(jìn)方案
如果以目前的軌道電路為基礎(chǔ)對現(xiàn)有鐵路軌道信號進(jìn)行改進(jìn)，將大大降低改造成本，而且改造容易，可以迅速普及。以下提出的方案基于目前的軌道電路。
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