基于靜態(tài)CMOS和單相能量回收電路的乘法器電路設(shè)計(jì)
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時(shí)間：2010-08-30
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為了能用基本的與非門(mén)、或非門(mén)和異或門(mén)電路實(shí)現(xiàn)乘法器，上式可以通過(guò)邏輯運(yùn)算變換為：
實(shí)現(xiàn)電路時(shí)，將靜態(tài)CMOS電路(見(jiàn)圖3)構(gòu)成的與非門(mén)、或非門(mén)和異或門(mén)的電源用圖4所示的電源時(shí)鐘電路代替即可。其中Clk+，Clk-分別接CMOS電路中PMOS和NMOS管的D極和S極。
2.2 仿真結(jié)果
在PSpice環(huán)境下，分別仿真了用靜態(tài)CMOS電路和單相能量回收電路構(gòu)成的兩位乘法器電路(見(jiàn)圖5和圖6)，圖中只顯示了輸出4位積的低2位P1P0，其中輸入信號(hào)A1A0，B1B0波形見(jiàn)圖6。其他參數(shù)如下：采用CMOS 1.2μm技術(shù)，正弦波峰峰值為2.5 V，直流電壓VDD為2.5 V，并假設(shè)乘法器的輸出端接負(fù)載電容為O.1 fF。
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