基于FPGA和DDS技術(shù)的正弦信號發(fā)生器設(shè)計
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1971年，美國學(xué)者J．Tierney等人撰寫的《A Digital Frequency Synthesizer》一文首次提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新合成原理。限于當(dāng)時的技術(shù)，沒有得到重視，但隨著微電子技術(shù)的迅速發(fā)展，它以有別于其他頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術(shù)的佼佼者，具體體現(xiàn)在相對帶寬寬，頻率轉(zhuǎn)換時間短，頻率分辨率高，輸出相位連續(xù)，可產(chǎn)生多種調(diào)制信號，控制靈活方便。因此，對于正弦信號發(fā)生器的設(shè)計，可以采用DDS，即直接數(shù)字頻率合成方案實現(xiàn)。DDS的輸出頻率是數(shù)字可調(diào)的，完全能實現(xiàn)頻率為1 kHz～10 MHz之間的正弦信號，這是實際應(yīng)用中產(chǎn)生可調(diào)頻率正弦信號波形較為理想的方案。實現(xiàn)DDS常用3種技術(shù)方案：高性能DDS單片電路的解決方案；低頻正弦波DDS單片電路的解決方案；自行設(shè)計的基于FPGA芯片的解決方案。雖然有的專用DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定滿足用戶需求。而基于FPGA則可以根據(jù)需要方便地實現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實用性。專用DDS芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用FPGA也能輸出較高質(zhì)量的信號，雖然達(dá)不到專用DDS芯片的水平，但信號精度誤差非常小，能滿足大多數(shù)信號源要求。DDS是本系統(tǒng)的關(guān)鍵技術(shù)，在介紹本系統(tǒng)之前，先單獨介紹DDS的原理。
l DDS電路工作原理
1．1 DDS的工作原理
DDS的工作原理是以數(shù)控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。如圖1所示，電路一般包括基準(zhǔn)時鐘、頻率累加器、相位累加器、幅度／相位轉(zhuǎn)換電路、D／A轉(zhuǎn)換器和低通濾波器(LPF)。頻率累加器對輸入信號進(jìn)行累加運算，產(chǎn)生頻率控制數(shù)據(jù)X(frequency data或相位步進(jìn)量)。相位累加器由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的二進(jìn)制碼進(jìn)行累加運算，是典型的反饋電路，產(chǎn)生累加結(jié)果Y。幅度／相位轉(zhuǎn)換電路實質(zhì)上是一個波形寄存器，以供查表使用。讀出的波形數(shù)據(jù)送入D／A轉(zhuǎn)換器和低通濾波器轉(zhuǎn)換成符合要求的模擬信號。
1．2 具體工作過程
信號產(chǎn)生過程：如圖1所示，N位加法器將頻率控制數(shù)據(jù)X與累加寄存器輸出的累加相位數(shù)據(jù)在時鐘脈沖Fclk控制下相加，把相加后的結(jié)果Y送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)X相加；另一方面將這個值作為取樣地址值送入幅度／相位轉(zhuǎn)換電路(即圖1中的波形存儲器)，幅度／相位轉(zhuǎn)換電路根據(jù)這個地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D／A轉(zhuǎn)換器和低通濾波器將波形數(shù)據(jù)處理成所需要的模擬波形。相位累加器在基準(zhǔn)時鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，這樣就完成了一個周期，這個周期也就是DDS信號的一頻率周期。 DDS輸出信號的頻率由下式給定：
假定基準(zhǔn)時鐘為70 MHz，累加器為16位，則：
再假定X=4 096，則Fout=(4 096／65 536)×70=4．375 MHz。
可見，通過設(shè)定相位累加器位數(shù)、頻率控制字X和基準(zhǔn)時鐘的值，就可以產(chǎn)生任一頻率的輸出。DDS的頻率分辨率定義為：
由于基準(zhǔn)時鐘一般固定，因此相位累加器的位數(shù)就決定了頻率分辨率。如上面的例子，相位累加器為16位，那么頻率分辨率就可以認(rèn)為是16位。位數(shù)越多，分頻率越高。
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