時鐘相位調(diào)整的簡單電路

圖3.23所示的電路，是一個16進制的反相器，用于產(chǎn)生30~160NS的延遲。每一級的延遲時間是5~35NS，具體數(shù)值由可變電阻的值決定。每一級的延遲時間不應該超過時鐘周期的12%，以保重穩(wěn)定工作。

通過調(diào)整延遲級數(shù)（2或4）并平均地調(diào)整每級電路的電阻（最好用排電阻），可以調(diào)整電路的占空比，使之到達一個最小值。在信號重新進入到系統(tǒng)之前，在電路的末端最好至少用一個反相器來對信號進行整形。

圖3.23A所示電路的缺點是信號必須經(jīng)過電位器。對于調(diào)整系統(tǒng)，這意味著電位器必須非常小，并且在物理位置上離電路很近。圖3.23B所示的電路通過使用變?nèi)荻O管的方法，解決了這個問題。變?nèi)荻O管指的是其電容會隨著偏置電壓的變化而變化。圖3.23B所示電路的工作頻率遠遠高于圖3.23A所示的電路。

圖3.23B所示電路的每一級電路延遲時間都在2.5~5NS之間。該電路通過變?nèi)荻O管MV209組成RC網(wǎng)絡來調(diào)整相移。電路的級聯(lián)使得延遲時間的可調(diào)范圍擴大。圖3.23B是兩級電路，基延遲時間是5~10NS。

這個電路的設計頻率是40MHZ，如果工作在其他頻率，可以重新選擇R值：

為保征更高的穩(wěn)定性，應該給這個可變延遲電路提供獨立的穩(wěn)壓電源，并使電源的溫度保持恒定。

采用兩個電路中的任何一個，兩路信號都應取自同一個時鐘源，其中一路信號（時鐘A）通過可調(diào)延遲網(wǎng)絡，另一路信號（時鐘B）通過固定長度的同軸電纜直接連接到總線。所用同軸電纜的阻抗要與總線原來的阻抗匹配。選擇同軸電纜的長度，使得可調(diào)延遲調(diào)整到中間值時，輸出的兩路時鐘信號的時序相匹配。