基于TLV1562的四通道高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)
下列條件:
VREFP=AVDD-1V ;
AGND+0.9VVREFM ;
3V>=(VREFP-VREFM)>=0.8V 。
所以設(shè)計(jì)中采用圖3所示的基準(zhǔn)設(shè)計(jì)。通過調(diào)整R31和R32,使VREFP與VREFM滿足上訴要求。
2.3 采集系統(tǒng)的設(shè)計(jì)
2.3.1 接口時(shí)序圖
CPLD與TLV1562的接口時(shí)序圖見圖3。DISTANCE_PULSE是距離門脈沖,周期為512μs(80Km)或1024μs(160Km),SAMPLE_PULSE是采樣開始脈沖,一旦監(jiān)測(cè)到其上升沿采集系統(tǒng)就開始啟動(dòng),START被置為高電平,TLV1562的CS置為低。WR、RD、INT的時(shí)序圖是TLV1562的內(nèi)部轉(zhuǎn)換模式時(shí)序圖。當(dāng)WR出現(xiàn)兩次低電平后,便完成了對(duì)寄存器CR0和CR1的配置,即實(shí)現(xiàn)了A/D轉(zhuǎn)換的初始化。A/D轉(zhuǎn)換結(jié)束,輸出低電平信號(hào)INT有效,信號(hào)RD讀取A/D轉(zhuǎn)換結(jié)果并復(fù)位INT信號(hào),完成一個(gè)轉(zhuǎn)換周期,并開始準(zhǔn)備下一次轉(zhuǎn)換。
圖3 EP1K100與TLV1562的接口時(shí)序圖 |
評(píng)論