一種減少VDMOS寄生電容的新結(jié)構(gòu)

1 基本原理
功率VDMOS的開關(guān)特性是由其本征電容和寄生電容來決定的。VDMOS的電容主要由三個部分柵源電容Cgs柵漏電容Cgd以及源漏電容Cds組成，如圖1所示。電容的充放電是限制其開關(guān)速度的主要因素。柵源之間的電容是由三個部分組成，即：
Cgs=Cgs(N+)+Cgs(P)+Cgs(M)
Cgs(N+)是柵源交疊電容；Cgs(M)是柵與源金屬間的電容；Cgs(P)是柵與P-base之間的電容。這三個電容的大小都是由VDMOS本身設(shè)計上的參數(shù)決定的，最主要取決于介質(zhì)層的厚度。

柵漏之間的電容Cgd是兩個電容的串聯(lián)：

當柵壓未達到閾值電壓時，漂移區(qū)與P-base形成的耗盡層結(jié)合在一起，形成面積很大的耗盡層電容，柵下漂移區(qū)空間電荷耗盡區(qū)電容Cgd(dep)只是其中一部分，此時耗盡層寬度最大，耗盡電容最小。當柵壓達到閾值電壓后，器件開啟時，漏區(qū)電勢降低，耗盡層寬度減小，Cgd(dep)迅速增大。
漏源之間的電容Cds是一個PN結(jié)電容，它的大小是由器件在源漏之間所加的電壓VDS所決定的。
一般VDMOS都包含了Cgs,Cgd和Cds，但是功率VDMOS都不是采用這三個電容作參考，而是采用Ciss，Coss和Crss作為評估VDMOS器件的電容性能，Ciss，Coss和Crss參數(shù)分別定義為：輸入電容：Ciss=Cgs+Cgd輸出電容：Coss=Cds+Cgd；反饋電容：Crss=Cgd。實際中采用Ciss，Coss和Crss作為衡量VDMOS器件頻率特性的參數(shù)，它們并不是定值，而是隨著其外部施加給器件本身的電壓變化的。
VDMOS的開啟延遲時間td(on)、上升時間tr、關(guān)斷延遲時間td(off)、下降時間tf的關(guān)系式可分別表達為：

式中：Rg為開關(guān)測試電路中器件外接?xùn)烹娮?；Vth為閾值電壓；Vgs是外加?xùn)旁措妷?；vgs是使器件漏源電壓下降到外加值10％時的柵源電壓；Ciss*是器件的輸入電容；在td(on)和td(off)式中：Ciss*=Cgs+Cgd；在tr和tf式中：Ciss*=Cgs+(1+k)Cgd(考慮密勒效應(yīng))。由上述關(guān)系式可見，Cgd直接影響器件的輸入電容和開關(guān)時間，Cgd通過密勒效應(yīng)使輸入電容增大，從而使器件上升時間tr和下降tf時間變大，因此減小柵漏電容Cgd尤為重要。

2 新結(jié)構(gòu)的提出
根據(jù)上面對VDMOS電容的分析，提出一種新的結(jié)構(gòu)以減少器件的寄生電容。由分析可得出，柵下耗盡層的形狀對VDMOS電容有較大影響，最主要影響Cgd。
圖2中給出了新的VDMOS單元A，在VDMOSneck區(qū)域斷開多晶硅條，同時在斷開處注入一定的P型區(qū)，改變VDMOS柵下耗盡區(qū)的形狀。這種新結(jié)構(gòu)，在一定程度上加大耗盡區(qū)的寬度，從而減小Cgd。如圖2結(jié)構(gòu)中Pody下P-區(qū)注入?yún)^(qū)域為neck區(qū)中間3μm，注入能量是40 keV，注入劑量是1e13―3 cm，傳統(tǒng)結(jié)構(gòu)多晶硅柵完全覆蓋P-body島間漂移區(qū)，正是由多晶硅柵和漂移區(qū)的交疊形成的柵漏電容在充電時需大量電荷，導(dǎo)致器件開關(guān)損耗很大，新結(jié)構(gòu)將多晶柵和漂移區(qū)的交疊部分移除，可以大大降低柵電荷，提高器件的動態(tài)性能。