一種用于高速ADC的采樣保持電路的設計

0 引言

近年來，隨著數(shù)字信號處理技術的迅猛發(fā)展，數(shù)字信號處理技術廣泛地應用于各個領域。因此對作為模擬和數(shù)字系統(tǒng)之間橋梁的模數(shù)轉(zhuǎn)換器(ADC)的性能也提出了越來越高的要求。低電壓高速ADC在許多的電子器件的應用中是一個關鍵部分。由于其他結(jié)構諸如兩步快閃結(jié)構或內(nèi)插式結(jié)構都很難在高輸入頻率下提供低諧波失真，因此流水線結(jié)構在高速低功耗的ADC應用中也成為一個比較常用的結(jié)構。

作為流水線ADC前端的采樣保持電路是整個系統(tǒng)的關鍵模塊電路之一。設計一個性能優(yōu)異的采樣保持電路是避免采樣歪斜(timing skew)最直接的方法。

本文基于TSMC 0.25μm CMOS工藝，設計了一個具有高增益、高帶寬的OTA，并且利用該OTA構造一個適用于10位，100 MS／s的流水線ADC的采樣保持電路。文章討論了適宜采用的跨導運算放大器的結(jié)構以及對其性能產(chǎn)生影響的因素和采樣保持電路的結(jié)構，最后給出了仿真結(jié)果。

1 OTA的設計

1.1 OTA結(jié)構

在2.5 V的電源電壓下，雖然套筒式共源共柵結(jié)構具有高速、高頻、低功耗的特點，但由于套筒式結(jié)構的輸出擺幅低，不太適合低壓下的設計。因此折疊式共源共柵的運放結(jié)構是一個較好的選擇，如圖1(a)所示。由于該OTA將用于閉環(huán)結(jié)構，為了減少輸入端的寄生電容，采用了NMOS管作為輸入管。

本文采用如圖1(b)所示的增益自舉電路結(jié)構。放棄使用四個單端輸入-單端輸出的運放是因為后者不僅會增加功耗和面積，而且由于不可避免地采用電流鏡結(jié)構會引入鏡像極點，限制了OTA的頻率特性，使其單位增益帶寬變小。為了提供最大的輸出擺幅，放大器A2必須采用NMOS的輸入差動對。同理，放大器A1必須采用PMOS作為輸入差動對。

為滿足設計要求，該OTA的單位增益帶寬至少要達到800 MHz以上。根據(jù)文獻[4]，單位增益帶寬GBW滿足

同時，OTA的有限增益和有限的穩(wěn)定時間會使采樣保持的實際結(jié)果與理想情況之間出現(xiàn)偏差，例如信號失真，低信噪比(SNR)等。因此需要一個快速穩(wěn)定的高直流增益OTA。為了達到設計要求，需要反復進行模擬和折中，進行優(yōu)化。

該OTA采用如圖2所示的動態(tài)開關電容共模反饋。選擇這種共模反饋的原因是：首先，由于此共模反饋電路是離散型共模反饋結(jié)構，所以不會浪費功耗。其次，這種共模反饋結(jié)構也不會限制OTA的輸出擺幅。OTA的主運放和兩個輔助運放將采用同一個偏置電路。

為了使放大器穩(wěn)定，輔助運放的單位增益帶寬必須要小于主運放的次極點頻率，但要大于其主極點的頻率。即

式中：ω3是主運放的-3 dB帶寬；ω4是輔助運放的單位增益帶寬；ω6是主運放的次極點。

除了對于放大器穩(wěn)定性的考慮之外，還需要對OTA的建立時間進行考慮。減少OTA建立時間最有效的方法是減小doublets的影響。

因此，式(3)的范圍就顯得太大了，根據(jù)文獻[5]，輔助運放的單位增益極點應該大于整個閉環(huán)回路的-3 dB帶寬，即

式中βω5是整個閉環(huán)回路的-3 dB帶寬。需要注意的是，ω4不必比βω5大太多，因為過分增大ω4的代價是使OTA的功耗變大。

2 采樣保持電路的結(jié)構

本文的采樣保持電路采用電容翻轉(zhuǎn)型結(jié)構。如圖3所示。該結(jié)構具有實現(xiàn)面積小、噪聲低、功耗低、保持相穩(wěn)定時間短等優(yōu)點。適用于高速的流水線ADC。同時采用了下極板采樣技術和全差分結(jié)構。全差分結(jié)構可以消除電路的共模失調(diào)誤差，抑制襯底噪聲。下極板采樣技術的應用則可以幾乎完全抑制了在采樣時刻由于開關的電荷注入和時鐘饋通引入的非線性誤差。

3 仿真結(jié)果

采用Cadence Spectre作為仿真工具。電源電壓為2.5 V，采用TSMC 0.25 μm CMOS工藝，在各個工藝角下對OTA進行AC分析，仿真結(jié)果如表1所示，在TT工藝角下的波特圖如圖4所示。