一種可重構(gòu)流水線(xiàn)結(jié)構(gòu)模數(shù)轉(zhuǎn)換器的設(shè)計(jì)

采樣保持電路是流水線(xiàn)ADC中關(guān)鍵的模塊。它在采樣周期時(shí)，對(duì)輸入的模擬信號(hào)進(jìn)行準(zhǔn)確采樣，在保持周期時(shí)，將采樣結(jié)果保持一段時(shí)間，即實(shí)現(xiàn)模擬信號(hào)的離散化，其速度和精度直接決定了整個(gè)流水線(xiàn)ADC的速度與精度。本設(shè)計(jì)中采用了全差分結(jié)構(gòu)底極板采樣電荷轉(zhuǎn)移結(jié)構(gòu)采樣保持電路，其結(jié)構(gòu)示意圖如圖2所示。該電路使用兩相非交疊時(shí)鐘，除了時(shí)鐘clk1之外，還存在時(shí)鐘clk1′和clk1″，按照clk1′、clk1″和clk1的順序依次閉合，然后再相繼斷開(kāi)。

根據(jù)時(shí)鐘，該電路的工作可分為采樣和保持兩個(gè)階段。在采樣階段，時(shí)鐘clk1、clk1′和clk1″有效，運(yùn)算放大器的兩個(gè)輸入端被短路，電容CS對(duì)輸入信號(hào)進(jìn)行采樣并以電荷的形式存儲(chǔ)起來(lái)。在保持階段，clk2有效，存儲(chǔ)于CS上的電荷轉(zhuǎn)移到電容Cf上，從而實(shí)現(xiàn)了對(duì)采樣電壓的保持。由于采用了全差分結(jié)構(gòu)、相應(yīng)的時(shí)鐘控制以及底極板采樣技術(shù)，可以有效地降低開(kāi)關(guān)溝道電荷注入、時(shí)鐘饋通、共模電壓、溫度漂移等的影響，提高了電路的精度。此外為了減小由輸入采樣開(kāi)關(guān)M1、M2的非線(xiàn)性導(dǎo)通電阻引入的非線(xiàn)性，還采用了柵壓自舉電壓控制的NMOS采樣開(kāi)關(guān)以改進(jìn)采樣開(kāi)關(guān)的線(xiàn)性度，提高精度及輸入信號(hào)的范圍。

2.2 運(yùn)算放大器

運(yùn)算放大器是采樣保持電路的核心，其性能直接影響采樣保持電路的速度和精度，是流水線(xiàn)ADC電路設(shè)計(jì)的關(guān)鍵。本設(shè)計(jì)采用共源共柵兩級(jí)運(yùn)算放大器[4]，其第一級(jí)采用高速的套筒式共源共柵運(yùn)算放大器來(lái)彌補(bǔ)兩級(jí)運(yùn)算放大器速度慢的缺點(diǎn)，因此整個(gè)電路具有相對(duì)較高的增益、較高的速度、較低的功耗和噪聲及較大的輸出擺幅等特點(diǎn)，其電路結(jié)構(gòu)如圖3所示。

由于在第一級(jí)中采用了共源共柵（cascode）結(jié)構(gòu)，極大地提高了第一級(jí)的輸出阻抗，具有較高的增益。其直流增益可表示為：