基于FPGA的ARM圖像縮放器的實(shí)現(xiàn)

ARM是目前全球最大的嵌入式芯片技術(shù)的IP提供商，其所擁有的IP已經(jīng)成為眾多芯片設(shè)計(jì)公司采納的一種技術(shù)標(biāo)準(zhǔn)和開發(fā)平臺(tái)。所以基于ARM 內(nèi)核的SoC已經(jīng)成為嵌入式處理器的開發(fā)重點(diǎn)，可通過ARM實(shí)現(xiàn)LCD控制器來完成對(duì)嵌入式LCD屏的控制。如果利用TFT屏支持顯示，其圖像分辨率存在局限性，因此通過搭建一個(gè)FPGA平臺(tái)實(shí)現(xiàn)圖像縮放器功能外接LCD顯示器，完成ARM信號(hào)的擴(kuò)展顯示。同時(shí)FPGA也能完成對(duì)ARM平臺(tái)產(chǎn)生的圖像信號(hào)進(jìn)行驗(yàn)證和仿真，以測(cè)試其功能和時(shí)序的正確性。XGA顯示器因其顯示量大，輸出形式多樣等特點(diǎn)已經(jīng)成為目前大多數(shù)設(shè)計(jì)中的常用輸出設(shè)備，因此本文針對(duì)ARM產(chǎn)生的VGA信號(hào)通過插值算法對(duì)其擴(kuò)展為XGA標(biāo)準(zhǔn)信號(hào)。

1 VESA標(biāo)準(zhǔn)中的VGA與XGA時(shí)序

視頻電子標(biāo)準(zhǔn)協(xié)會(huì)(VESA)是非盈利國(guó)際組織，主要制定個(gè)人電腦、工作站以及消費(fèi)電子類產(chǎn)品在視頻接口標(biāo)準(zhǔn)，因此本文所設(shè)計(jì)的VGA與XGA的時(shí)序均按照VESA標(biāo)準(zhǔn)設(shè)計(jì)。

顯示器通常采用逐行掃描的方式，每一幀圖像按順序一行接著一行連續(xù)掃描而成，掃描的過程中由水平同步信號(hào)HSYNC和垂直同步信號(hào)VSYNC來控制掃描。行掃描和場(chǎng)掃描的時(shí)序圖如圖1所示，其行掃描和場(chǎng)掃描的時(shí)序要求如表1、表2所示。

圖1 行掃描時(shí)序和場(chǎng)掃描時(shí)序

2 系統(tǒng)整體設(shè)計(jì)

2.1系統(tǒng)框圖

系統(tǒng)設(shè)計(jì)的數(shù)據(jù)源是來自ARM9系統(tǒng)板的視頻信號(hào)，其格式為VESA標(biāo)準(zhǔn)的VGA信號(hào)。數(shù)據(jù)源進(jìn)入FPGA后先進(jìn)行圖像縮放的處理，把輸入的有效像素?cái)?shù)據(jù)利用算法對(duì)其進(jìn)行處理，期間的處理數(shù)據(jù)利用FIFO與DDR2進(jìn)行緩存，然后把處理后的圖像數(shù)據(jù)按照XGA時(shí)序送入視頻編碼芯片，最后送入顯示器顯示。其中FPGA內(nèi)部設(shè)計(jì)分為時(shí)序控制模塊、時(shí)序產(chǎn)生模塊、FIFO模塊、圖像縮放器模塊以及DDR2 SDRAM控制器模塊,如圖2所示。

圖2 系統(tǒng)原理框圖

2.2 硬件實(shí)現(xiàn)

FPGA采用Altera的EP3C16F484C6芯片，該芯片具有15 408個(gè)邏輯單元，504 KB內(nèi)存，56個(gè)乘法器和4個(gè)PLL鎖相環(huán)內(nèi)核，最大支持346個(gè)I/O端口，系統(tǒng)時(shí)鐘最高為250 MHz。FPGA開發(fā)板采用了專門的視頻解碼編碼芯片，Silicon Image的視頻編碼芯片SI7170支持VGA到UVGA的格式標(biāo)準(zhǔn)，同時(shí)也支持HDTV格式的編碼。DDR2 SDRAM采用三星的K4T51163QC芯片, 其頻率支持267 MHz，本文選取為200 MHz。芯片容量為32 MB×16，實(shí)際上只要SDRAM滿足存儲(chǔ)2幀圖像的容量即可滿足本文設(shè)計(jì)要求[1]。完成轉(zhuǎn)換后的XGA信號(hào)所需的輸出時(shí)鐘為65 MHz，可由FPGA內(nèi)部鎖相環(huán)產(chǎn)生。