一種34位串行編碼方法的設(shè)計(jì)及其FPGA實(shí)現(xiàn)

新型艦艇或航空系統(tǒng)中所裝電子設(shè)備數(shù)量較多，布局緊湊，易造成系統(tǒng)內(nèi)部電磁干擾，普通數(shù)字信號(hào)不能夠滿足可靠傳輸?shù)囊?，?duì)普通串行碼進(jìn)行調(diào)制后傳輸信息，可使信號(hào)的抗干擾性能大大增加。RS232、RS422、RS485以及ARINC429等都是電子設(shè)備中常用的串行數(shù)據(jù)傳輸標(biāo)準(zhǔn)。

某專用接口裝置采用一種點(diǎn)對(duì)點(diǎn)的34位串行編碼數(shù)據(jù)傳輸標(biāo)準(zhǔn)，34位串行編碼經(jīng)耦合變壓器調(diào)制后進(jìn)行信息傳輸，能夠在惡劣的電磁環(huán)境下可靠傳輸數(shù)據(jù)。為實(shí)現(xiàn)對(duì)該接口裝置的測(cè)試，研制了針對(duì)該裝置的檢測(cè)設(shè)備，可用于該裝置接口功能的檢查和故障排除。

與其他常用的串行編碼(如異步串行碼等)相比，專用接口裝置所采用的34位串行編碼的格式有所不同，常用串行編碼的收發(fā)大都有專用的芯片來(lái)完成，而該類型的34位串行編碼沒(méi)有相應(yīng)的號(hào)用收發(fā)芯片直接應(yīng)用，因此在該專用接口裝置檢測(cè)設(shè)備研制中，基于FPGA芯片設(shè)計(jì)了34位串行編碼信號(hào)的檢測(cè)電路，實(shí)現(xiàn)了34位串行編碼信號(hào)的可靠收發(fā)。

1 34位串行編碼的格式

專用接口裝置收發(fā)信息使用的34位串行編碼為歸零碼，解決了數(shù)位難以分辨的問(wèn)題，接收端可以利用編碼自身攜帶的時(shí)鐘信息。34位串行編碼的收發(fā)采用耦合變壓器方式，加大了高電平和低電平之間的電位差，有利于提高傳輸?shù)目煽啃?。串行編碼信號(hào)高低電平幅度分別為4 V和0 V，一個(gè)碼位的高電平脈沖寬度為0.5μs，歸零時(shí)間為0.75μs，傳輸速率為800 kbps。為進(jìn)一步增強(qiáng)通信的可靠性，串行數(shù)據(jù)采用雙線傳輸。傳輸信息時(shí)，信息“1”和信息“0”分別由兩個(gè)電纜傳輸，稱為信息“1”線和信息“0”線。

對(duì)于信息“1”線，數(shù)據(jù)位為“1”時(shí)，發(fā)送一個(gè)歸零脈沖，數(shù)據(jù)位為“0”時(shí)，發(fā)送低電平;信息“0”線則正好相反，數(shù)據(jù)位為“0”時(shí)，發(fā)送一個(gè)歸零脈沖，數(shù)據(jù)位為“1”時(shí)，發(fā)送低電平。連續(xù)發(fā)送兩個(gè)34位串行數(shù)據(jù)時(shí)，時(shí)間間隔最短不得小于4個(gè)歸零脈沖周期。

34位串行編碼的前兩位為校驗(yàn)位，后32位為數(shù)據(jù)位，均是先傳輸?shù)臀弧Ｐｒ?yàn)位的計(jì)算方法為：32位串行數(shù)據(jù)經(jīng)過(guò)模3運(yùn)算后，取反碼的值即為校驗(yàn)位。以圖1說(shuō)明34位串行碼的格式。圖1中要傳輸?shù)?2位數(shù)據(jù)為0X8000FF7E，該數(shù)值經(jīng)過(guò)模3運(yùn)算后，值為0X10，該值取反碼后為0x01，即是校驗(yàn)位。

2 34位串行編碼收發(fā)模塊的設(shè)計(jì)與實(shí)現(xiàn)

專用接口裝置的檢測(cè)設(shè)備能夠?qū)崿F(xiàn)34位串行編碼的收發(fā)，用以驗(yàn)證專用裝置的接口功能是否正常，檢測(cè)設(shè)備的總體結(jié)構(gòu)圖見(jiàn)圖2。實(shí)現(xiàn)34位串行編碼的可靠收發(fā)是研制檢測(cè)設(shè)備的關(guān)鍵技術(shù)。在分析34位串行編碼格式的基礎(chǔ)上，基于FPGA芯片EP2C8研制了核心模塊，模塊可以接收上位控制計(jì)算機(jī)的命令，完成34位串行編碼數(shù)據(jù)的收發(fā)。核心模塊前端的信號(hào)調(diào)理電路包括發(fā)送信號(hào)時(shí)的電流驅(qū)動(dòng)電路、接收信號(hào)時(shí)的高速比較器電路以及雙耦合變樂(lè)器。

實(shí)現(xiàn)34位串行編碼的收發(fā)需要設(shè)計(jì)34位串行碼的同步時(shí)鐘提取電路，通過(guò)移位寄存器進(jìn)行收發(fā)，發(fā)送數(shù)據(jù)校驗(yàn)位的產(chǎn)生和接收數(shù)據(jù)校驗(yàn)位的驗(yàn)證需要用到運(yùn)算模塊，電路設(shè)計(jì)比較復(fù)雜，所需硬件較多，而且由于34位編碼傳輸速率較高，為了保證收發(fā)可靠、不漏碼，從功能和實(shí)現(xiàn)成本上考慮，在電路設(shè)計(jì)上，采用了大規(guī)?？删幊踢壿嬓酒瑢?shí)現(xiàn)34位串行編碼信號(hào)的接收和發(fā)送。所用FPGA芯片為Altera公司的CvcloneⅡ系列中的EP2C8，該芯片內(nèi)核電壓為1.2 V，輸入輸出口為3.3 V邏輯電平，功耗很低。核心模塊設(shè)計(jì)采用原理圖輸入和VHDL語(yǔ)言相結(jié)合的方式，利用OuartusⅡ軟件和SignalTap功能進(jìn)行邏輯電路的開(kāi)發(fā)和調(diào)試。

2.1 34位串行編碼的接收

34位串行編碼接收模塊結(jié)構(gòu)圖見(jiàn)圖3。在接收34位串行碼時(shí)，首先要對(duì)接收信號(hào)進(jìn)行解調(diào)，來(lái)自耦合變壓器的34位串行碼經(jīng)過(guò)高速比較器CMP401電路進(jìn)行整形處理，轉(zhuǎn)變成普通數(shù)字電路容易處理的單極性歸零碼。

接收34位串行編碼信息需利用串行碼自身攜帶的時(shí)鐘信息，將信息“1”和信息“0”的脈沖相或，即可得到移位時(shí)鐘(Shift-clk)。接收模塊各節(jié)點(diǎn)信號(hào)時(shí)序圖如圖4所示。