針對(duì)FPGA內(nèi)缺陷成團(tuán)的電路可靠性設(shè)計(jì)研究

缺陷成團(tuán)的表象如圖1 所示，圖中黑點(diǎn)代表缺陷，圓框標(biāo)注的是一個(gè)缺陷團(tuán)。缺陷團(tuán)面積是個(gè)隨機(jī)值，大面積缺陷團(tuán)可以覆蓋整個(gè)圓晶片，小面積缺陷團(tuán)局限在一個(gè)芯片內(nèi)，覆蓋相鄰的若干邏輯塊。

缺陷成團(tuán)使得鄰近邏輯塊的缺陷存在相關(guān)性。要建立反映缺陷成團(tuán)性的成品率預(yù)計(jì)模型，需要對(duì)復(fù)雜的多變量聯(lián)合概率密度函數(shù)積分，可見(jiàn)用解析方法求得成品率幾乎是不可能的。因此，通常采用數(shù)學(xué)逼近的方法，依靠系列可解析函數(shù)逼近成品率預(yù)計(jì)模型。

成品率預(yù)計(jì)的負(fù)二項(xiàng)式分布模型和復(fù)合泊松(Poisson) 分布模型，如Neymann TypeA ，Poisson Binomial 分布模型，由于考慮了缺陷的成團(tuán)性，都能較準(zhǔn)確地預(yù)計(jì)成品率。Stapper等假定p服從B分布，提出成品率復(fù)合二項(xiàng)式分布模型，這一模型不僅可以較準(zhǔn)確地預(yù)計(jì)IC成品率，而且便于分析計(jì)算。成品率復(fù)合二項(xiàng)式分布模型為

式中p-是p的均值，u是B分布的一個(gè)參數(shù)。

式(3)與式(2)相比，是在式(2)的基礎(chǔ)上增加了一個(gè)含參數(shù)u、p-的比例因子，從而反映出缺陷成團(tuán)對(duì)成品率的影響。

缺陷成團(tuán)對(duì)FPGA片內(nèi)冗余容錯(cuò)電路可靠性的影響

衛(wèi)星電子系統(tǒng)的功能電路布局于FPGA內(nèi)，功能電路由芯片內(nèi)的若干簡(jiǎn)單邏輯塊構(gòu)成。為提高功能電路的可靠性，往往需要在片內(nèi)對(duì)功能電路整體采取冗余容錯(cuò)措施，如最常用的單備份冗余容錯(cuò)形式。冗余容錯(cuò)電路包括主份電路、若干備份電路和切換電路，其可靠性是由主份電路、備份電路和切換電路共同決定的。如果主份和備份電路遠(yuǎn)比切換電路復(fù)雜，則可以忽略切換電路對(duì)冗余容錯(cuò)電路可靠性的影響，以下的討論就是針對(duì)這一情況進(jìn)行的。

對(duì)于冗余容錯(cuò)電路，不允許主份和備份電路都出現(xiàn)故障，引起冗余容錯(cuò)電路失效。因此有必要采取措施，盡可能降低冗余容錯(cuò)電路的失效率。

無(wú)論是FPGA內(nèi)邏輯單元一類(lèi)的簡(jiǎn)單邏輯塊，還是處理器陣列中的處理器單元(PE)一類(lèi)的復(fù)雜邏輯塊，都可以采用成品率復(fù)合二項(xiàng)式分布模型分析其成品率。若把冗余容錯(cuò)電路的主份和備份電路分別看成是片內(nèi)的一個(gè)復(fù)雜邏輯塊，則可以用此模型分析缺陷成團(tuán)對(duì)冗余容錯(cuò)電路可靠性產(chǎn)生的影響。

復(fù)合二項(xiàng)式分布模型的數(shù)學(xué)推導(dǎo)

經(jīng)分析，式(3)給出的成品率復(fù)合二項(xiàng)式分布模型表達(dá)式存在錯(cuò)誤，Stapper在文獻(xiàn)中沒(méi)有給出推導(dǎo)過(guò)程，因此首先從數(shù)學(xué)上對(duì)此模型進(jìn)行了嚴(yán)格推導(dǎo)。推導(dǎo)的關(guān)鍵是利用Γ函數(shù)與B函數(shù)的關(guān)系:

缺陷成團(tuán)對(duì)冗余容錯(cuò)電路可靠性影響分析

式(4)中的第三項(xiàng)對(duì)應(yīng)n冗余容錯(cuò)電路的無(wú)故障概率Pn為

式(4) 中的第一項(xiàng)對(duì)應(yīng)n 冗余容錯(cuò)電路的失效率Qn 為

分析式(5) 、(6) ，當(dāng)參數(shù)u 趨近于無(wú)窮大時(shí)

當(dāng)參數(shù)u 趨近于零時(shí)

式(7)、(8)表明，當(dāng)參數(shù)u 趨近于無(wú)窮大時(shí)，Pn和Qn的值等于缺陷均勻分布時(shí)的值，說(shuō)明此時(shí)缺陷不具備成團(tuán)性，而是呈均勻分布狀態(tài); 式(9)、(10)表明，當(dāng)參數(shù)u趨近于零時(shí)，Pn和Qn的值分別等于主份電路的可靠度和共效率。