針對FPGA內(nèi)缺陷成團(tuán)的電路可靠性設(shè)計(jì)研究

缺陷成團(tuán)時(shí)芯片內(nèi)備份電路的優(yōu)化布局原則

每種冗余容錯(cuò)方式，在FPGA的矩形(含正方形) 芯片內(nèi)實(shí)現(xiàn)時(shí)，可以選擇不同的布局方案。應(yīng)用本章提出的策略，針對常用的幾種冗余容錯(cuò)方式，從可靠性角度提出了最佳的一個(gè)布局方案。

圖5(a)是單模塊單備份容錯(cuò)形式。按圖5(b)所示，將主、備份電路沿芯片對角線布置，可以獲得最低的失效率。切換電路布置在與主、備份電路距離相同的位置上，保證切換電路的兩路輸入信號時(shí)延基本相同。主、備份電路的輸入分別從就近的芯片引腳輸入，避免占用內(nèi)部大量的互連資源。兩引腳再通過PCB板上的印制線相連。

圖5 　單模塊單備份容錯(cuò)形式布局

布局、時(shí)延與資源利用率

依據(jù)本章提出的策略進(jìn)行布局，冗余容錯(cuò)模塊之間存在較大的空間，在這空間里可以布置其他功能電路。但是冗余容錯(cuò)模塊之間的長距離信號連接需要消耗FPGA內(nèi)有限的連線資源，往往由于連線資源消耗殆盡，無法繼續(xù)布置其他的功能電路，從而降低了芯片邏輯資源的利用率。因此，冗余容錯(cuò)模塊可靠性的提升也是以犧牲資源為代價(jià)的。解決這一問題的一個(gè)有效辦法是利用FPGA豐富的輸入輸出管腳資源，將片內(nèi)的長線連接改為片外PCB板印制導(dǎo)線的連接。

無論是片內(nèi)的還是片外的長線連接，都勢必引起較大的信號時(shí)延，這會限制電路的最高工作頻率，但隨著FPGA性能的不斷改善，信號時(shí)延問題會逐步緩解。

結(jié)束語

基本FPGA的片內(nèi)冗余容錯(cuò)將會是提高微小衛(wèi)星可靠性的重要手段。隨著FPGA規(guī)模的增大和集成密度的提高，內(nèi)部缺陷發(fā)生的概率也在增大，因此研究缺陷成團(tuán)性對片內(nèi)冗余容錯(cuò)的影響，具有較重要的工程價(jià)值。后續(xù)工作需要研究缺陷成團(tuán)對一些常用片內(nèi)冗余容錯(cuò)方式如TMR的影響，提出相應(yīng)的應(yīng)對策略。在此基礎(chǔ)上再進(jìn)一步探討在電子設(shè)計(jì)自動化環(huán)境下，高效實(shí)現(xiàn)應(yīng)對缺陷成團(tuán)性策略的方法。