基于EDA仿真技術(shù)的解決FPGA設(shè)計(jì)開發(fā)中故障的方法

FPGA近年來在越來越多的領(lǐng)域中應(yīng)用，很多大通信系統(tǒng)（如通信基站等）都用其做核心數(shù)據(jù)的處理。但是過長的編譯時(shí)間，在研發(fā)過程中使得解決故障的環(huán)節(jié)非常令人頭痛。本文介紹的就是一種用仿真方法解決故障從而減少研發(fā)過程中的編譯次數(shù)，最終達(dá)到準(zhǔn)確定位故障、縮短解決故障時(shí)間的目的。文例所用到的軟件開發(fā)平臺為Altera公司的Quartus II，仿真工具為ModelSim。

本文針對FPGA實(shí)際開發(fā)過程中，出現(xiàn)故障后定位困難、反復(fù)修改代碼編譯時(shí)間過長、上板后故障解決無法確認(rèn)的問題，提出了一種采用仿真的方法來定位、解決故障并驗(yàn)證故障解決方案?？梢源蟠蟮墓?jié)約開發(fā)時(shí)間，提高開發(fā)效率。

　　問題的提出

　　系統(tǒng)開發(fā)在上板調(diào)試過程中，有時(shí)候出現(xiàn)的bug是很極端的情況或很少出現(xiàn)的情況，而現(xiàn)在通常的做法是：在故障出現(xiàn)的時(shí)候通過SignalTap 把信號抓出來查找其問題的所在、修改程序；在改完版本后，先要對整個(gè)工程進(jìn)行重新編譯，然后再上板跑版本進(jìn)行驗(yàn)證，看看故障是否解決。

　　這樣就會出現(xiàn)三個(gè)問題：

　　①有時(shí)候故障很難定位，只知道哪個(gè)模塊出錯(cuò)，很難定位到具體的信號上，給抓信號帶來麻煩。如果故障定位不準(zhǔn)確，漏抓了關(guān)鍵信號，則需要重新在 SignalTap里添加信號、編譯版本并再次上板定位故障，浪費(fèi)時(shí)間。

　?、诠收隙ㄎ缓螅薷拇a還需要再編譯一次產(chǎn)生新版本的下載文件，修改后若還有問題則要重復(fù)這一過程，這樣從故障定位到修改完成需要很多次編譯。

　　③上板重新進(jìn)行驗(yàn)證時(shí)，如果這個(gè)bug的出現(xiàn)的幾率很小，短時(shí)間內(nèi)不再復(fù)現(xiàn)，并不能說明在極端情況下的故障真的被解決了。

　　舉例說明：

　　例如在一個(gè)基帶系統(tǒng)的FPGA邏輯版本中，輸出模塊調(diào)用了一個(gè)異步FIFO，某一時(shí)刻FIFO已空的情況下多讀了一個(gè)數(shù)據(jù)，產(chǎn)生了bug，如圖 1所示。

圖1 SignalTap抓出的bug出現(xiàn)時(shí)的數(shù)據(jù)

　　該輸出模塊的功能是判斷FIFO中是否有大于4個(gè)數(shù)據(jù)可讀出，若大于則連續(xù)輸出4個(gè)數(shù)據(jù)作為一組。系統(tǒng)中采用異步FIFO的內(nèi)部讀數(shù)據(jù)指針來做判斷，而異步FIFO讀寫數(shù)據(jù)需要跨時(shí)鐘域，需要至少2個(gè)時(shí)鐘周期的握手時(shí)間，導(dǎo)致數(shù)據(jù)指針不準(zhǔn)確。在判斷的時(shí)鐘沿，雖然顯示有超過4個(gè)的數(shù)據(jù)可讀，但是因?yàn)槲帐謺r(shí)間的延遲實(shí)際上FIFO中可能只有3個(gè)數(shù)據(jù)。

　　圖1中rdreq為FIFO的讀使能信號，在4個(gè)時(shí)鐘周期內(nèi)有效，但是只讀出了3個(gè)數(shù)（數(shù)據(jù)0D2086C9F被讀了兩次），因?yàn)镕IFO在第 4個(gè)時(shí)鐘周期已經(jīng)讀空。這里應(yīng)該改成同步FIFO，由于同步FIFO數(shù)據(jù)的讀寫只在一個(gè)時(shí)鐘域內(nèi)進(jìn)行，就沒有這個(gè)握手時(shí)間延遲的問題了。

　　定位這個(gè)故障的時(shí)候我們可以很容易知道是哪個(gè)模塊出了問題，但是具體是其內(nèi)部的哪個(gè)信號還需要下些功夫，如果出錯(cuò)信號隱藏的很深，很難一次就抓到需要的信號；而且即使我們抓到了正確的信號，如果故障在改完之后沒有解決，則還需要重新修改、再進(jìn)行編譯，耗費(fèi)時(shí)間；即使改過之后故障不再復(fù)現(xiàn)，也有可能是因?yàn)閎ug出現(xiàn)的條件苛刻，無法證明故障真的解決了。

　　針對這三個(gè)問題，筆者提出如下想法：

　　雖然定位具體的出錯(cuò)信號很困難，但是定位是哪個(gè)模塊出錯(cuò)很容易，在bug出現(xiàn)的時(shí)候我們可以抓出這個(gè)模塊的全部輸入信號，考慮是否可以利用這些信號在仿真環(huán)境下重建bug出現(xiàn)的條件，利用仿真環(huán)境具體定位錯(cuò)誤信號的位置。

　　定位好錯(cuò)誤信號的具體位置后，修改代碼，再用相同的條件進(jìn)行仿真。這樣可以通過對修改前后輸出數(shù)據(jù)的對比，很直觀的驗(yàn)證修改是否成功，從而在修改成功后只需編譯一次即可，節(jié)省時(shí)間。

　　上板后bug不復(fù)現(xiàn)也可以排除是由于極端情況很難滿足造成的，去除了后顧之憂，徹底解決了故障。

　　仿真解決故障的方法

　　通過對這個(gè)異步FIFO問題的解決，可以證明這種通過所抓信號建立bug存在條件，定位、清除bug的方法是可行的。步驟如下：

　　①將bug出現(xiàn)時(shí)SignalTap抓的信號保存成文檔文件

　　Quartus II 平臺用SignalTap抓到信號的界面如圖2所示。

圖2 SignalTap抓信號界面

　　在信號名稱上單擊右鍵，選擇圖2所示Create SignalTap II List File選項(xiàng)，生成如圖3格式界面。

圖3 SignalTap II List File界面

　　圖3中界面上半部分顯示的是list對信號個(gè)數(shù)及信號名的描述，下半部分是采樣點(diǎn)所對應(yīng)的信號值，帶h的表示是十六進(jìn)制數(shù)值。

　　將list file另存為文本格式文件即可，如圖4所示。

圖4 “另存為”選項(xiàng)界面