基于FPGA的高精度時間數(shù)字轉(zhuǎn)換電路設(shè)計

摘要：本文介紹一種基于 FPGA高精度時間數(shù)字轉(zhuǎn)換電路的設(shè)計方法，利用片內(nèi)鎖相環(huán)（PLL）和環(huán)形移位寄存器，采用不高的系統(tǒng)時鐘便可得到很高的時間分辨率，且占用較少邏輯資源?？勺鳛楣δ茈娐藩毩⑹褂茫部勺鳛?IP核方便地移植到其他片上系統(tǒng)（SOC）中。在 Altera公司的 Stratix和 Cyclone系列芯片上實現(xiàn)時，時間分辨率昀高可達 3.3ns。時序仿真和硬件測試表明該方法的可行性和準(zhǔn)確性。

1．引言

時間數(shù)字轉(zhuǎn)換電路 TDC (Time to Digital Converter)廣泛應(yīng)用于高能物理中粒子壽命檢測、自動檢測設(shè)備、激光探測、醫(yī)療圖形掃描、相位測量、頻率測量等研究領(lǐng)域[1]。如在醫(yī)療圖象掃描儀 PET中廣泛使用 TDC設(shè)備，其原理是檢測人體內(nèi)正電子對消失后產(chǎn)生的一對 gamma射線光子，利用模擬電路將所釋放的 gamma射線光子與閾值比較，并在高于該閾值時產(chǎn)生一個觸發(fā)脈沖，數(shù)字 TDC電路測量該觸發(fā)脈沖到達的時間。早期該類設(shè)備中的 TDC的分辨率為 2.5ns，目前新型設(shè)備中分辨率已達 1.4ns [2]。在激光探測中，TDC電路用來測量 TOF(Time of Flight for Laser)，即分辨從激光源到目標(biāo)后再返回到激光檢測器的時間[3]。另外，TDC也是間接實現(xiàn) ADC的手段之一。如果在模擬信號前加一個 ATC（Analog to Time Conversion），加上后續(xù)的 TDC部分則可以完成 ADC過程。

早期 TDC電路通常由印刷線路板（PCB）上的分立元件組成，且通常是模擬－數(shù)字混合電路，因此功耗和體積較大、電路的一致性較差。超大規(guī)模集成電路（VLSI）工藝的進步使TDC設(shè)計在保持高分辨率的前提下向高集成度、低成本、低功耗方向發(fā)展。同時全數(shù)字集成（All DIGItal Integration）電路設(shè)計因工藝簡單、設(shè)計成本較低、設(shè)計難度較小、流片成功率高等因素而一直是電路設(shè)計人員追求的目標(biāo)，全數(shù)字的 TDC也是研究人員關(guān)注的問題。

文獻[4]于 1993年報道了一種基于環(huán)形延時門的全數(shù)字 TDC設(shè)計。該設(shè)計以 1.5微米 CMOS工藝實現(xiàn)了 13位數(shù)字轉(zhuǎn)換輸出，芯片面積為 1.1mm 2,分辨率為 0.5ns。之后于 2003年，該作者在文獻[5]報道了一種全數(shù)字化的模數(shù)變換電路，該電路基于環(huán)形延時門的全數(shù)字TDC實現(xiàn)。文獻稱以 0.8微米 CMOS工藝在 0.45mm 2面積上實現(xiàn)了 18位全數(shù)字的 ADC。

隨著集成電路（IC）制造工藝的不斷進步，以FPGA（Field Programmable Gate Array）和CPLD（ Complex Programmable Logic Device）為代表可編程邏輯器件 PLD產(chǎn)業(yè)迅速發(fā)展，逐漸蠶食專用集成電路ASIC（Application Specific Integrated Circuit）所占市場份額。這一發(fā)展使得基于PLD的TDC設(shè)計成為可能。眾所周知，基于PLD的設(shè)計可以有效地縮短研制周期，

提高設(shè)計靈活性和可靠性，降低設(shè)計成本且無流片風(fēng)險。成功設(shè)計的IP核（Intellectual Property Core ）與工藝相對獨立，可靈活地移植到其他SOC，使設(shè)計重用變得十分方便。

本文借鑒文獻[4]和文獻[5]的環(huán)形延時門法提出一種基于 FPGA的高精度 TDC的設(shè)計方法，為了適應(yīng) FPGA設(shè)計，對延時門法做了改造。如果簡單移植延時門設(shè)計，在 FPGA中實際是行不通的。因為與 ASIC設(shè)計不同，在 FPGA里門電路是由 EDA軟件綜合后實現(xiàn)，首先很難保證各門之間的延時一致性；其次，在時序上也很難保證和其他電路的配合。為了提高分辨率，與單純計數(shù)型 TDC不同，本設(shè)計中也采用類似環(huán)形延時門設(shè)計的粗計數(shù)和細計數(shù)兩部分電路對給定的時間量進行測量，粗計數(shù)部分控制測量范圍，細計數(shù)部分則由環(huán)形移位寄存器代替環(huán)形延時門實現(xiàn)。本轉(zhuǎn)換電路以 QuartusII 4.2為軟件平臺在 Altera系列芯品上實現(xiàn)，時序仿真表明昀高分辨率可達 3.3ns。

2．基本工作原理

基于環(huán)形延時門的 TDC系統(tǒng)的原理框圖如圖 1 所示，PA是起始脈沖，由非門組成的特定結(jié)構(gòu)延時鏈提供脈沖 PA的延時信息。在 PB上升沿，延時信息經(jīng)鎖存編碼電路鎖存并編碼后輸出，脈沖 PB與 PA之間的時間差即由編碼輸出的數(shù)字量表示。實驗結(jié)果表明，該方法適用于 ASIC實現(xiàn)，但不適用于 FPGA實現(xiàn)。原因是目前 EDA工具中綜合器的綜合結(jié)果是從設(shè)計對象的邏輯功能出發(fā)，而不注重設(shè)計者所特定的電路結(jié)構(gòu)，而根據(jù) FPGA電路的內(nèi)部電路特點，文獻[2]提供的延時鏈結(jié)構(gòu)并不適于在 FGPA上實現(xiàn)。FPGA內(nèi)部布線延時的不確定性會大大增加各單元延時信息的離散性。文獻[6]介紹了該方法的 CPLD實現(xiàn)，但該法針對具體芯片附加了許多約束條件，延時鏈中每個非門由片內(nèi)的一個邏輯宏單元 LE實現(xiàn)，由于 CPLD容量相對較小，導(dǎo)致芯片資源利率低，芯片間的移植性差,且由于 FPGA與 CPLD結(jié)構(gòu)上的差異暫無法在 FPGA上實現(xiàn)。以下介紹一種全新的基于 FPGA的高精度 TDC設(shè)計方法。