基于FPGA的DDS基本信號發(fā)生器的設(shè)計(jì)

摘要：本設(shè)計(jì)基于DDS原理和FPGA技術(shù)按照順序存儲方式，將對正弦波、方波、三角波、鋸齒波四種波形的取樣數(shù)據(jù)依次全部存儲在ROM波形表里，通過外接設(shè)備撥扭開關(guān)和鍵盤控制所需波形信號的輸出，最終將波形信息顯示在LCD液晶顯示屏上。各硬件模塊之間的協(xié)調(diào)工作通過嵌入式軟核處理器NiosⅡ用編程實(shí)現(xiàn)控制。本設(shè)計(jì)所搭建的LCD12864控制器是通過編程實(shí)現(xiàn)的IP核。
關(guān)鍵詞：DDS；FPGA技術(shù)；順序存儲；NiosⅡ；IP核

DDS(DiFeet Digital Frequency Synthesis)即直接數(shù)字式頻率合成，是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。與傳統(tǒng)信號源所采用的用模擬方式生成信號不同，它是將先進(jìn)的數(shù)字信號處理理論與方法引入信號合成領(lǐng)域。DDS技術(shù)在精確度、靈活度等方面都超過模擬信號發(fā)生器。并且DDS可實(shí)現(xiàn)相位連續(xù)變化，且具有良好頻譜的信號，這是傳統(tǒng)方法無法實(shí)現(xiàn)的。
FPGA的迅速發(fā)展為DDS提供了更加優(yōu)良的技術(shù)手段，它具有處理速度快、可靠性高等特點(diǎn)。SOPC(System On Programmable Chip，片上可編程系統(tǒng))是一種靈活、高效的SOC解決方案。它以IP Core為基礎(chǔ)，將處理器、存儲器、IO口等系統(tǒng)設(shè)計(jì)需要的功能模塊集成到一個(gè)FPGA器件上，構(gòu)建成一個(gè)可編程的片上系統(tǒng)，具有靈活的設(shè)計(jì)方式。本設(shè)計(jì)綜合以上軟硬件可編程協(xié)同設(shè)計(jì)技術(shù)，使得DDS電路在靈活性，可行性，精確性等方面得到很大提高。

1 DDS的基本原理
DDS信號發(fā)生器是由：頻率控制字、相位累加器、ROM表、D／A轉(zhuǎn)換器以及模擬低通濾波器LPF組成，原理框圖如圖1所示。

首先對波形的一個(gè)周期進(jìn)行連續(xù)采樣，通過計(jì)算得到每一點(diǎn)對應(yīng)的幅度值，然后以二進(jìn)制格式存放在數(shù)據(jù)文件中。在時(shí)鐘脈沖fclk驅(qū)動下，每個(gè)時(shí)鐘周期內(nèi)頻率控制字與相位累加器累加一次，產(chǎn)生ROM查找表的地址值，隨后通過查表變換，地址值被轉(zhuǎn)化為信號波形的數(shù)字幅度序列，即可得到幅度上離散的波形，再由數(shù)模變換器(D／A)將表示波形幅度的數(shù)字序列轉(zhuǎn)化為模擬量。最后經(jīng)由LPF將D／A輸出的階梯狀波形平滑為所需的連續(xù)波形。理論上，采樣點(diǎn)數(shù)越多，生成波形精確度越高。

2 基于FPGA的DDS設(shè)計(jì)
本設(shè)計(jì)在Altera的EP2C35F672C8芯片的基礎(chǔ)上，在SOPCBuilder和OuartusⅡ開發(fā)環(huán)境下，利用SOPC技術(shù)，在FPGA中集成Altera的嵌入式軟核處理器NiosⅡ和其他外設(shè)，將硬件系統(tǒng)與軟件集成在單一可編程芯片中，從而實(shí)現(xiàn)片上的系統(tǒng)級設(shè)計(jì)。系統(tǒng)框圖如圖2所示，由DDS基本單元(由頻率控制字，相位累加器，ROM，DAC，LPF構(gòu)成)，F(xiàn)PGA外部硬件資源(撥扭開關(guān)SWTCH、鍵盤KEY、LCD12864)和NiosⅡ處理器系統(tǒng)等構(gòu)成了基本電路。四位撥扭開關(guān)選擇輸出波形，鍵盤控制輸出波形信號頻率，LCD12864顯示波形信號參數(shù)，各硬件模塊之間的協(xié)調(diào)工作通過NiosⅡ微處理器在圖形化開發(fā)環(huán)境NiosⅡIDE下用C語言來編程實(shí)現(xiàn)控制。