新聞中心

EEPW首頁 > EDA/PCB > 設(shè)計應(yīng)用 > 一種通用的FPGA位元電路

一種通用的FPGA位元電路

作者: 時間:2012-05-02 來源:網(wǎng)絡(luò) 收藏

摘要:針對目前不同類型要求的位元不一致現(xiàn)象,提出了一種通用的位元,該位元不僅適用于任意結(jié)構(gòu)的反熔絲/熔絲,還可以單獨的存儲1和0,對反熔絲/熔絲熔通后的電阻特性也沒有具體要求。
關(guān)鍵詞:現(xiàn)場可編程邏輯門陣列;反熔絲;位元電路;邏輯模塊

FPGA (Field Programmable Gate Array), 即現(xiàn)場可編程邏輯門陣列,是當(dāng)今集成電路半定制設(shè)計中的重要組成部分,具有結(jié)構(gòu)靈活,功能完善,集成度高,設(shè)計周期短的特點,受到了越來越多的用戶的歡迎;并且隨著集成電路工藝制程的不斷更新,F(xiàn)PGA的速度也得到了極大的提高。FPGA一般分為反熔絲型、EPROM型及SRAM型。
基于Flash的FPGA一般需要采用特殊的結(jié)構(gòu),造價很高;基于SRAM的FPGA器件雖然不需要特殊的工藝,可以用一般的CMOS工藝實現(xiàn),但是這種FPGA的保密性及可靠性都不高;反熔絲/熔絲FPGA的保密性及可靠性都很高,市場上也有很多的反熔絲/熔絲結(jié)構(gòu),有些完全可以于CM OS工藝兼容。因此反熔絲/熔絲FPGA具有很好的發(fā)展前景。
在反熔絲/熔絲FPGA中,反熔絲/熔絲結(jié)構(gòu)對FPGA的性能至關(guān)重要,這些反熔絲/熔絲結(jié)構(gòu)擊穿后的電阻特性不一致,大至10K歐姆,小的只有幾歐姆,因此基于反熔絲/熔絲結(jié)構(gòu)的位元電路需要單獨設(shè)計。在本論文中提出的這種位元電路對反熔絲/熔絲結(jié)構(gòu)擊穿后的電阻沒有特殊要求,因此具有重復(fù)利用性。因為篇幅有限,在此只敘述此位元電路在反熔絲FPCA中的應(yīng)用,此位元電路可以完全應(yīng)用到熔絲FPCA中。

1 新型反熔絲/熔絲位元電路
反熔絲/熔絲位元電路是控制反熔絲/熔絲完成邏輯編程的電路,圖1所示是反熔絲位元電路,實框中是反熔絲存儲單元電路圖,該存儲單元可以單獨的存儲0和1。寫狀態(tài)時加編程高壓,讓其中一個反熔絲電容熔通為一個小電阻,另一個反熔絲電容保持原狀態(tài);讀取時,在熔通電容一端加電源電壓,通過熔通后的小電阻傳輸高電平,完成1的存儲;在熔通電容一端加低電平,通過熔通后的小電阻傳輸?shù)碗娖?,完?的存儲??梢娢辉娐份敵龈叩碗娖绞歉鶕?jù)節(jié)點電壓的變化來判斷,與節(jié)點電流沒有關(guān)系,因此對擊穿后的電阻特性沒有特殊要求。

本文引用地址:http://m.butianyuan.cn/article/190440.htm

a.JPG


對于熔絲位元電路只需將反熔絲結(jié)構(gòu)換成熔絲結(jié)構(gòu),寫狀態(tài)時加編程高壓,讓其中一個熔絲熔斷,另一個熔絲保持常態(tài);讀取時,在保持常態(tài)的熔絲一端加電源電壓,通過熔絲傳輸高電平,完成1的存儲,在保持常態(tài)的熔絲一端加低電平,通過熔絲傳輸?shù)碗娖剑瓿?的存儲。
圖1的框外是一個MOS管,此MOS管是作為開關(guān)用的,當(dāng)data輸出0時,此開關(guān)關(guān)閉,X0與Y0斷開,當(dāng)data輸出1時,此開關(guān)打開,X0與Y0實際上是連在一起的,此時從X0輸入信號,Y0的輸出信號即為X0。

DIY機械鍵盤相關(guān)社區(qū):機械鍵盤DIY



上一頁 1 2 3 下一頁

關(guān)鍵詞: FPGA 電路

評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉