設(shè)計(jì)與驗(yàn)證復(fù)雜SoC中可綜合的模擬及射頻模型

設(shè)計(jì)與驗(yàn)證復(fù)雜SoC中可綜合的模擬及射頻模型

設(shè)計(jì)用于SoC集成的復(fù)雜模擬及射頻模塊是一項(xiàng)艱巨任務(wù)。本文介紹的采用基于性能指標(biāo)規(guī)格來優(yōu)化設(shè)計(jì)(如PLL或ADC等)的方法，可確保產(chǎn)生可制造性的魯棒性設(shè)計(jì)。通過這樣的設(shè)計(jì)，開發(fā)者能在保證成本效益和不超預(yù)算的前提下，高效、及時(shí)地將產(chǎn)品或器件推向市場(chǎng)。

對(duì)于當(dāng)今復(fù)雜系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)，尤其是含有復(fù)雜模塊如PLL或ADC等的設(shè)計(jì)，利用綜合平臺(tái)設(shè)計(jì)者能獲得以下好處：1) 可根據(jù)性能規(guī)格來創(chuàng)建最優(yōu)的模塊設(shè)計(jì)；2) 可對(duì)性能與設(shè)計(jì)余量空間(如芯片面積與速度之間等)之間的折衷進(jìn)行評(píng)估；

當(dāng)使用者輸入性能指標(biāo)規(guī)格時(shí)，綜合平臺(tái)通過將電路公式表示為凸出的優(yōu)化問題，可同時(shí)對(duì)器件尺寸及布局布線綜合進(jìn)行優(yōu)化。這樣，對(duì)設(shè)計(jì)者的挑戰(zhàn)就只有通過合成來驗(yàn)證綜合過的設(shè)計(jì)是否正確，以及能否滿足所有工作條件下的預(yù)期性能需求，而不必對(duì)每一個(gè)實(shí)例都進(jìn)行詳盡的硅驗(yàn)證。

我們都清楚，在減少芯片體積并使功能最大及功耗最小方面，設(shè)計(jì)者面臨著巨大的壓力。因此，可靠性余量空間有所減小，這就使得魯棒性模擬及射頻IC的制造成為一項(xiàng)艱巨任務(wù)。以下幾種因素需要關(guān)注：

1. 電路性能主要取決于晶體管的行為；

制造過程中的很小改動(dòng)都會(huì)導(dǎo)致電路性能的極大變化。在生產(chǎn)期間，改變技術(shù)參數(shù)可導(dǎo)致電路失敗。針對(duì)可制造性設(shè)計(jì)的目標(biāo)是以設(shè)計(jì)為中心，以至于多數(shù)被制造的電路能滿足性能規(guī)格，同時(shí)還能使面積開銷最小化。這就要求不同工藝下都需使用精確的晶體管模型。

2. 由于諸如快速開關(guān)數(shù)字電路等而產(chǎn)生的基底噪聲耦合，會(huì)極大地降低敏感模擬信號(hào)的質(zhì)量；

因此，設(shè)計(jì)者必須進(jìn)行仔細(xì)的版圖設(shè)計(jì)以減少器件錯(cuò)配及寄生效應(yīng)，這對(duì)確保正確的電路行為極為關(guān)鍵。不像數(shù)字電路，模擬電路要求設(shè)計(jì)者記住大量性能規(guī)格，因此對(duì)模擬模塊進(jìn)行重新設(shè)計(jì)是一件非常耗時(shí)的工作。對(duì)于采用0.13微米及以下工藝的設(shè)計(jì)來說，必須滿足HCE、NBTI及STI應(yīng)力效應(yīng)以獲得最佳的模擬及射頻性能。在這些挑戰(zhàn)面前，旨在控制可靠性目標(biāo)的現(xiàn)有商業(yè)工具卻不精確。

如何驗(yàn)證魯棒性？

通過考慮各種會(huì)反向影響制造成品率及性能的因素并將其整合到綜合平臺(tái)中，設(shè)計(jì)者可實(shí)現(xiàn)魯棒性設(shè)計(jì)。

在描述電路行為及性能規(guī)格的相同公式中，設(shè)計(jì)者也可加入多種技術(shù)變量。如果邊界設(shè)計(jì)可行，則意味著只要設(shè)計(jì)處于可行性范圍內(nèi)，即無需對(duì)每一種新的實(shí)例進(jìn)行驗(yàn)證。

提高成品率的一項(xiàng)傳統(tǒng)策略是運(yùn)行多次Monte Carlo模擬，但Monte Carlo分析卻是一項(xiàng)保證成品率最優(yōu)化的艱苦工作。

Monte Carlo分析可創(chuàng)建一批具有容差元件的電路，并對(duì)電路性能進(jìn)行統(tǒng)計(jì)測(cè)試。每一種電路都由多個(gè)元件(從與用戶定義容差及分布類型相匹配的大批元件中隨機(jī)選出)構(gòu)成。其結(jié)果是一條設(shè)計(jì)約束分布曲線。從此數(shù)據(jù)可分析出可靠性、成本及制造電路的能力。此概念是在優(yōu)化程序中使用多次Monte Carlo模擬。

環(huán)路的組成為：先由優(yōu)化器推薦一種候選電路，然后再由評(píng)估引擎對(duì)每一候選電路的質(zhì)量進(jìn)行評(píng)估。如此循環(huán)反復(fù)，直至滿足規(guī)格指標(biāo)為止。此過程被稱為設(shè)計(jì)中心化方法，實(shí)際上只能用于后設(shè)計(jì)優(yōu)化。一些商用工具采用SPICE及一個(gè)或一組數(shù)值搜索引擎。優(yōu)化者(器)可以是：設(shè)計(jì)工程師；模擬退火法(Simulated annealing)；牛頓法(Newton's method)；或任何其他類型的經(jīng)典優(yōu)化方法。

不用說，Monte Carlo方法是一種CPU密集型的方法，實(shí)際上不可能用于超過數(shù)十個(gè)晶體管的電路設(shè)計(jì)中。更重要的是，該方法要求模擬電路設(shè)計(jì)者及優(yōu)化專家進(jìn)行以下工作，即：先由經(jīng)驗(yàn)豐富的模擬設(shè)計(jì)者輸入SPICE架構(gòu)及測(cè)試基準(zhǔn)，然后再由優(yōu)化專家選擇步驟規(guī)模、搜索空間及搜索方法?？偠灾琈onte Carlo方法要求由專家來對(duì)資源進(jìn)行規(guī)劃，而且極為耗時(shí)，所有這些因素使得我們需要一種優(yōu)化成品率的新方法。

凸起優(yōu)化

模擬及射頻元件(如鎖相環(huán)及數(shù)據(jù)變換器等)的晶體管行為及性能指標(biāo)，都能用設(shè)計(jì)變量的多項(xiàng)式來表示。(見圖2)

如果設(shè)計(jì)者將其設(shè)計(jì)問題表示為幾何程序，則他能創(chuàng)建一種特殊類型的凸起優(yōu)化問題。最終解決方案完全獨(dú)立于起始點(diǎn)(甚至起始點(diǎn)不可行，且不可行指標(biāo)能被清楚地檢測(cè)到)。設(shè)計(jì)者能獲得非常有效的整體優(yōu)化法所帶來的好處，即使是很大的問題，他也能獲得迅速計(jì)算出來的結(jié)果。如果有這樣的解決方案，則保證程序能獲得收斂。事實(shí)上，這是一種能決定全局優(yōu)化設(shè)計(jì)的快速綜合方法。

通過改變變量并考慮相關(guān)函數(shù)中的標(biāo)記，幾何程序可用公式被重新表示為一種凸起優(yōu)化問題。在使用幾何程序?qū)﹄娐方r(shí)，設(shè)計(jì)空間被表現(xiàn)為一種凸起集，而凸起問題則具有特殊的性質(zhì)：它們的可行集就是凸起。

魯棒性模擬電路創(chuàng)建

正如我們所知，電參數(shù)(如晶體管增益等)中的統(tǒng)計(jì)變化是由制造工藝中的變化所致，并能影響電路的性能及成品率。通過保證制造及電路設(shè)計(jì)之間的緊密耦合，綜合平臺(tái)可產(chǎn)生出魯棒性設(shè)計(jì)。

這些工藝變化是由于隨機(jī)制造變化所致，且傳統(tǒng)上都被合并到工藝模型中。例如，在制造器件時(shí)，摻雜擴(kuò)散或沉積中的非一致性條件，可導(dǎo)致氧化厚度及擴(kuò)散深度的改變。氧化厚度及基板、聚合、植入及表面電荷中摻雜水平的變化等，都會(huì)對(duì)門限電壓值造成影響。照相平版印刷工藝中的分辨率可引起MOS晶體管中的W/L改變。而這些參數(shù)改變又會(huì)引起電參數(shù)(如表面電阻及門限電壓等)發(fā)生變化。

例如，用500 MHz統(tǒng)一增益帶寬來將運(yùn)放限制在一個(gè)特定功耗上。為滿足這一約束條件，可在多個(gè)工藝階段對(duì)設(shè)計(jì)進(jìn)行優(yōu)化，并且還能將電源電壓變化及諸如電阻變化這樣的因素包括在內(nèi)。表1列出了一些與工藝有關(guān)的指標(biāo)，這些指標(biāo)作為優(yōu)化程序的一部分被包括到綜合平臺(tái)中。