正交幅度調(diào)制解調(diào)器的FPGA設(shè)計與仿真

摘要：正交幅度調(diào)制技術(shù)(QAM)是一種功率和帶寬相對高效的信道調(diào)制技術(shù)，因此在信道調(diào)制技術(shù)中得到了廣泛的應(yīng)用。它的載波信號的FPGA實現(xiàn)一般采用查找表的方法，為了達(dá)到高精度要求，需要耗費(fèi)大量的ROM資源。提出了一種基于流水線CORDIC算法的實現(xiàn)方案，可有效地節(jié)省FPGA的硬件資源，提高運(yùn)算速度，并根據(jù)DSP開發(fā)工具DSP Builder的優(yōu)點(diǎn)，采用VHDL文本與Simulink模型圖相結(jié)合的方法進(jìn)行了設(shè)計。仿真結(jié)果驗證了設(shè)計的正確性及可行性。
關(guān)鍵詞：正交幅度調(diào)制；調(diào)制解調(diào)器；CORDIC算法；FPGA；DSP Builder

0 引言
正交幅度調(diào)制是頻率利用率很高的一種調(diào)制技術(shù)。與其他調(diào)制技術(shù)相比，具有能充分利用帶寬、抗噪聲能力強(qiáng)等優(yōu)點(diǎn)，在移動通信、有線電視傳輸和ADSL中均有廣泛應(yīng)用。它的載波信號的FPGA實現(xiàn)一般采用DDS(直接數(shù)字頻率合成)技術(shù)，即在兩塊ROM查找表中分別放置一對正交信號。通過這種方法雖然可以輸出一組完全正交的載波信號，但它主要用于精度要求不是很高的場合，如果精度要求高，查找表就很大，相應(yīng)的存儲器容量也要很大，使系統(tǒng)的運(yùn)行速度受到限制，不適合現(xiàn)代通信系統(tǒng)的發(fā)展。本文基于CORDIC(Coordinate Rotation Digital Computer)算法，研究正交幅度調(diào)制解調(diào)器的FPGA實現(xiàn)方法。該方法不僅能夠節(jié)省大量的FPGA邏輯資源，而且能很好地兼顧速度、精度、簡單及高效等各個方面。

1 正交幅度調(diào)制解調(diào)器工作原理
正交幅度調(diào)制解調(diào)器系統(tǒng)框圖如圖1所示。其中，a(t)和b(t)為兩路相互獨(dú)立的待傳送基帶信號，正交信號發(fā)生器輸出兩路互為正交的正弦載波信號，經(jīng)過兩個乘法器可以獲得互為正交的平衡調(diào)幅波，即不帶載頻的雙邊帶調(diào)幅波。假設(shè)乘法器的乘法系數(shù)為1，則經(jīng)過加法器產(chǎn)生的調(diào)制信號為：

對調(diào)制信號X(t)進(jìn)行解調(diào)，采用了正交同步解調(diào)方法。已調(diào)正交調(diào)幅信號X(t)分別與正交信號發(fā)生器產(chǎn)生的余弦信號和正弦信號相乘后產(chǎn)生兩路輸出信號：