FPGA時(shí)鐘設(shè)計(jì)
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時(shí)間：2011-07-11
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在設(shè)計(jì)中可以將門(mén)控時(shí)鐘轉(zhuǎn)換成全局時(shí)鐘以改善設(shè)計(jì)項(xiàng)目的可靠性。圖3示出如何用全局時(shí)鐘重新設(shè)計(jì)圖2所示的電路。地址線在控制D觸發(fā)器的使能輸入，許多PLD設(shè)計(jì)軟件，如Max+PlusⅡ軟件都提供這種帶使能端的D觸發(fā)器。當(dāng)ENA為高電平時(shí)，D輸入端的值被鐘控到觸發(fā)器中：當(dāng)ENA為低電平時(shí)，維持現(xiàn)在的狀態(tài)。本文引用地址：http://m.butianyuan.cn/article/191103.htm
3 多級(jí)邏輯時(shí)鐘
當(dāng)產(chǎn)生門(mén)控時(shí)鐘的組合邏輯超過(guò)一級(jí)(即超過(guò)單個(gè)的“與”門(mén)或“或”門(mén))時(shí)，驗(yàn)證設(shè)計(jì)項(xiàng)目的可靠性變得很困難。即使樣機(jī)或仿真結(jié)果沒(méi)有顯示出靜態(tài)險(xiǎn)象，但實(shí)際上仍然可能存在著危險(xiǎn)。通常，不應(yīng)該用多級(jí)組合邏輯去鐘控PLD設(shè)計(jì)中的觸發(fā)器。
圖4給出一個(gè)含有險(xiǎn)象的多級(jí)時(shí)鐘的例子。時(shí)鐘是由SEL引腳控制的多路選擇器輸出的。多路選擇器的輸入是時(shí)鐘(CLK)和該時(shí)鐘的2分頻(DIV2)。多級(jí)邏輯的險(xiǎn)象可以去除。例如，可以插入“冗余邏輯”到設(shè)計(jì)項(xiàng)目中。然而，PLD／FPGA編譯器在邏輯綜合時(shí)會(huì)去掉這些冗余邏輯，使得驗(yàn)證險(xiǎn)象是否真正被去除變得困難了。為此，必須應(yīng)尋求其他方法來(lái)實(shí)現(xiàn)電路的功能。
評(píng)論