高性能FPGA中的高速SERDES接口

　　流行的串行協(xié)議

　　以太網(wǎng)（ 1吉比特以太網(wǎng)和10吉比特以太網(wǎng)，或XAUI ）和PCI Express是最流行的通信協(xié)議。這些協(xié)議的每一個都從并行總線接口發(fā)展成串行接口，以跟上日益增加的數(shù)據(jù)傳輸速率。這些流行的協(xié)議共享物理編碼子層中的公共塊。例如，它們都使用8b/10b編碼。 8b/10b編碼提供了非常好的直流平衡，最多5個全0或全1并有良好的跳變密度。這些都有助于提高傳輸?shù)目煽啃?。如圖2所示，在萊迪思的ECP2M和ECP3器件中的嵌入式ASIC模塊包含了PMA和PMD以及PCS公共塊，例如，鏈接同步塊和8b/10b編碼器/解碼器。

圖2 LatticeECP3支持流行的串行協(xié)議

　　Ethernet

　　以太網(wǎng)是使用最廣泛的通信協(xié)議。以太網(wǎng)的數(shù)據(jù)傳輸速率已經(jīng)從10 Mbps發(fā)展至100 Mbps，又發(fā)展至1吉比特（ 1000 Mbps ），繼而又發(fā)展多吉比特范圍： 10 Gbps 、 40 Gbps和100 Gbps。隨著數(shù)據(jù)傳輸率的發(fā)展，鏈路已經(jīng)從并行接口（MII、 GMII ）發(fā)展到串行鏈路（GE、SGMII 、 XAUI等） 。

　　LatticeECP3系列完全符合吉比特以太網(wǎng)和10吉比特以太網(wǎng)協(xié)議。該SERDES是符合針對1000 BASE-X吉比特以太網(wǎng)的IEEE 802.3z規(guī)范和針對10吉比特以太網(wǎng)XAUI 的IEEE 802.3-2005規(guī)范。如圖2所示，LatticeECP3器件支持嵌入SERDES和其他塊的以太網(wǎng)物理層，如鏈路同步、在器件中8b/10b編碼/解碼以及時鐘容限補償?shù)腁SIC模塊。將萊迪思的GE/ SGMII PCS和MAC IP組合在一起時 ，LatticeECP3為用戶提供了一個完全集成的、完全兼容吉比特以太網(wǎng)的解決方案。

　　LatticeECP3 SERDES超過了由IEEE 802.3-2005規(guī)范針對XAUI定義的抖動規(guī)格。萊迪思的XAUI IP和10吉比特以太網(wǎng)MAC IP內(nèi)核提供一個完全集成的，完全符合10吉比特以太網(wǎng)的平臺。LatticeECP3是完全符合支持1吉比特和10吉比特以太網(wǎng)的業(yè)界最低成本的FPGA.

PCI Express

　　PCI Express是下一代外圍組件互連（ PCI ）標準。該PCI Express協(xié)議是為了解決日益增加的帶寬需求，通過電纜或針對擴展卡的連接器插槽、提供一個可升級的、芯片之間點對點的串行連接，同時保持與傳統(tǒng)的PCI在軟件層相兼容。

　　單個PCI Express串行鏈路是雙單工連接，規(guī)定每個鏈路為2.5Gbps的速率（5Gbps或更高的速率，針對2.0版和以后的規(guī)范），可以構(gòu)成x1、x2、x4、x8 ， x12 ， x16和x32鏈路寬度，以實現(xiàn)更大的帶寬。串行實現(xiàn)是便宜的，可以進一步推動延伸長度、減輕共模噪聲、關(guān)注現(xiàn)有源同步并行接口（如常規(guī)的PCI ）的相偏 ，并減少需要連接通道的總數(shù)。LatticeECP3 SERDES完全符合PCI Express 1.1版的抖動規(guī)范。與萊迪思的PCI Express端點控制器IP相結(jié)合 ，為設(shè)計人員提供了一種低成本的PCI Express平臺。