高性能FPGA中的高速SERDES接口

引言　

串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)的帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代 。起初， SERDES是獨(dú)立的ASSP或ASIC器件。在過去幾年中已經(jīng)看到有內(nèi)置SERDES 的FPGA器件系列。這些器件對(duì)替代獨(dú)立的SERDES器件很有吸引力。然而，這些基于SERDES的FPGA往往價(jià)格昂貴，因?yàn)樗鼈兪歉叨耍ㄒ蚨嘿F） FPGA器件系列的一部分。萊迪思半導(dǎo)體公司在這一領(lǐng)域一直是先驅(qū)者，已經(jīng)推出了兩款低成本帶有SERDES的 FPGA器件系列，在2007年推出了LatticeECP2M，最近又推出了 LatticeECP3 。ECP2M和ECP3 FPGA為設(shè)計(jì)者提供了兩全其美的產(chǎn)品：一種高性能、低成本具有內(nèi)置高性能SERDES 的FPGA。這些器件為設(shè)計(jì)人員提供一個(gè)低成本綜合平臺(tái)，以滿足他們?cè)O(shè)計(jì)下一代產(chǎn)品的需求。萊迪思還為客戶提供了高性能具有SERDES的FPGA器件系列LatticeSC /M，芯片上擁有額外的ASIC IP。

　　萊迪思的SERDES設(shè)計(jì)超過了各種常用協(xié)議規(guī)定的嚴(yán)格的抖動(dòng)和驅(qū)動(dòng)需求。 LatticeECP2M和LatticeECP3的低成本、高性能帶有SERDES功能的FPGA系列為用戶設(shè)計(jì)下一代系統(tǒng)提供了一個(gè)很好的平臺(tái)。器件的一些亮點(diǎn)如下：

• 低功耗：工作于3.2Gbps的速率時(shí)，每個(gè)通道功耗額定為90mW 。
• 針對(duì)芯片至芯片和小型背板（不超過40英寸的FR - 4 ），能可靠傳輸和恢復(fù)串行信號(hào)。
• 嵌入式物理編碼子層塊，支持流行的串行協(xié)議，如1吉比特以太網(wǎng)，10吉比特以太網(wǎng)（ XAUI ）、PCI Express 、Serial RapidIO SMPTE 。
• 支持無線協(xié)議，如CPRI 、OBSAI等，包括用于實(shí)現(xiàn)多跳的一個(gè)低延遲變化選擇。
• 靈活的SERDES模塊 ：多個(gè)標(biāo)準(zhǔn)/協(xié)議可以混合于單個(gè)模塊中。
• 針對(duì)低成本器件系列，它提供業(yè)界領(lǐng)先的結(jié)構(gòu)和IO性能的高性能、低成本、低功耗FPGA 。
• 輔以業(yè)界領(lǐng)先的軟件，知識(shí)產(chǎn)權(quán)核和評(píng)估平臺(tái)，能夠?qū)嵤┩暾慕鉀Q方案的設(shè)計(jì)。

　　SERDES結(jié)構(gòu)

　　SERDES主要由物理介質(zhì)相關(guān)（ PMD）子層、物理媒介附加（PMA）子層和物理編碼子層（ PCS ）所組成。PMD是負(fù)責(zé)串行信號(hào)傳輸?shù)碾姎鈮K。PMA負(fù)責(zé)串化/解串化，PCS負(fù)責(zé)數(shù)據(jù)流的編碼/解碼。在PCS的上面是上層功能。針對(duì)FPGA 的SERDES ，PCS提供了ASIC塊和FPGA之間的接口邊界。

圖1 串行協(xié)議棧的功能劃分