面向?qū)ΨQ體系結構的FPGA仿真模型研究

隨著元器件制造工藝的不斷進步，單片上可集成的晶體管數(shù)急劇增加。納米工藝將使單芯片中晶體管密度達到每平方厘米包含百億至千億。2010年已出現(xiàn)集成度超過10億支晶體管的高性能CPU(Intel的Polaris)，2020年將達到70億。因此，單片多核、眾核等體系結構以其豐富的計算資源，且處理器核或計算簇的數(shù)量根據(jù)應用計算量和并行度的需求可擴展的特性，成為體系結構研究領域的一個重要方向。
在芯片設計中，需要花費極大的人力和物力用于測試和驗證，而其中還有很大一部分測試工作必須等到芯片樣片出產(chǎn)后才能進行，這嚴重影響了芯片的開發(fā)周期和設計成本。軟件模擬器可以對各種規(guī)模的處理器進行時鐘精確模擬，但其模擬精度受限于建模的精度，且隨著系統(tǒng)規(guī)模的增大和建模精度的提高，軟件模擬的時間急劇增加直至不可接受。FPGA仿真為芯片設計的測試和驗證提供了一個很好的解決方案，它具有建造運行和成品幾乎一樣快的工作原型硬件的能力，同時又具備可編程和快速可重構的靈活性，能夠更加精準地模擬系統(tǒng)仿存、I／O等行為，因此FPGA仿真能極大降低芯片研發(fā)的固有風險，縮短產(chǎn)品的開發(fā)周期。將被仿真的體系結構稱為目標系統(tǒng)，將由FPGA構成的仿真平臺則稱為仿真系統(tǒng)。在仿真系統(tǒng)的設計中，其仿真規(guī)模嚴重受限于FPGA芯片的容量，在面向多核、眾核這類具有高擴展性的體系結構仿真時，問題更為明顯。若采用更大容量的FPGA或利用多片F(xiàn)PGA仿真，將面臨FPGA開發(fā)板重設計和多片F(xiàn)PGA互連通信等問題。隨著研究的深入，系統(tǒng)會越來越復雜，這會造成研究成本和設計復雜度越來越高。因此，如何最大化片上資源的利用率，增大FPGA的仿真規(guī)模成為處理器設計和體系結構研究中的一個重要問題。
本文提出了一種面向對稱體系結構的FPGA仿真模型，該模型的核心設計思想是：分時復用仿真系統(tǒng)中的一個單元來仿真目標系統(tǒng)中多個對稱單元的行為，從而利用較少的硬件資源完成系統(tǒng)仿真，提高FPGA的利用率。

1 對稱多核體系結構FPGA仿真模型
對稱多核如SMP(Symmetry Multi-Processor)體系結構中，通常包含多個對稱的處理器核或計算核心，這里統(tǒng)稱為計算核。計算核占據(jù)了多核體系結構的主要硬件開銷，且對稱多核體系結構的硬件仿真平臺FPGA資源消耗隨計算核數(shù)目成線性增加。這里提出的對稱多核體系結構FPGA仿真模型，解耦合計算核數(shù)目與系統(tǒng)硬件開銷的線性關系，其核心設計思想是：在構建仿真系統(tǒng)時，使用一個與目標系統(tǒng)中單個計算核等同的處理單元，稱為虛擬計算單元VAU(Virtual Arithmetic Unit)代替所有的對稱計算核，通過分時復用VAU實現(xiàn)一個計算單元虛擬多個計算核的行為。
圖l中的左圖是當前具有對稱結構的多核體系結構模型抽象，n個對稱的計算核通過特定的互連結構連接，其連接關系由目標處理器的工作模式?jīng)Q定；右圖是本文提出的仿真模型?？梢钥闯?，仿真系統(tǒng)中采用一個VAU代替了目標系統(tǒng)中所有對稱的處理單元PU。在對目標系統(tǒng)進行仿真時，計算頁控制器VAUC(VAU Controller)控制1個VAU分時復用的方式工作，虛擬多個PU并行執(zhí)行。分時的粒度與處理單元之間的耦合度相關。虛擬計算單元將目標系統(tǒng)中并行執(zhí)行模式轉(zhuǎn)變?yōu)榇袌?zhí)行的方式進行仿真，以時間換取空間，減少系統(tǒng)中計算資源的消耗。BS(Backup Storage)用于存儲VAU虛擬各PU執(zhí)行時的中間結果。