以Talus Vortex和Talus Vortex FX解決32/28納米IC

圖 1. 標(biāo)準(zhǔn)Talus Vortex 1.2流程高級(jí)視圖

第一步，準(zhǔn)備好網(wǎng)表；這包括了各種任務(wù)，如：如確定輸入/輸出焊盤（I/O pad）及所有宏單元的位置。第二步，進(jìn)行標(biāo)準(zhǔn)單元 布局（這是與全局布線同時(shí)進(jìn)行，因?yàn)椴季€可能影響到單元布局，而單元布局也會(huì)對(duì)布局造成影響）。

在完成初始單元布局之后，第三步是綜合時(shí)鐘樹, 將其添加到設(shè)計(jì)中。多數(shù)時(shí)鐘樹綜合工具并非執(zhí)行真正的多模多角（MMMC）時(shí)鐘樹實(shí)現(xiàn)，而是將時(shí)序環(huán)境分為best-case（最佳情況）和worst- case（最差情況）角點(diǎn)。但這種做法過于的悲觀，會(huì)導(dǎo)致性能一直處于“毫無起色”的狀態(tài)。在32/28納米節(jié)點(diǎn)，實(shí)現(xiàn)真正的MMMC時(shí)鐘樹勢在必行（另見后文32/28納米主題中“MMMC問題”部分）。 因此Talus 1.2的時(shí)鐘樹綜合部署了完整的MMMC分析，以平均10%的延遲性改善和10% 的面積縮小實(shí)現(xiàn)了更為先進(jìn)的魯棒性時(shí)鐘系統(tǒng)，如圖2所示

圖2. 全MMMC時(shí)鐘樹綜合實(shí)現(xiàn)了更為先進(jìn)的魯棒性時(shí)鐘系統(tǒng)

一旦時(shí)鐘樹添加成功，那么第四步是執(zhí)行復(fù)雜的優(yōu)化工作。而接下來的第五步則是進(jìn)行詳細(xì)布線。Talus 1.2流程的收斂特性確保了詳細(xì)布線結(jié)束時(shí)的時(shí)序可與流程早期所見到的時(shí)序密切吻合，甚至在考慮到串?dāng)_時(shí)也是如此（另見后文32/28納米主題中 “串?dāng)_問題”部分）。

32/28納米低功耗問題

圖3. 功耗是目前芯片設(shè)計(jì)最為關(guān)心的問題

工程師能夠部署各種各樣的技術(shù)來控制器件的動(dòng)態(tài)（開關(guān)）功耗和漏電功耗。這些技術(shù)包括（但不限于）多開關(guān)閾值（multi-Vt）晶體管的使用、多電源多電壓（MSMV）、動(dòng)態(tài)電壓與頻率縮放（DVFS）及電源關(guān)斷（PSO）。

在多開關(guān)閾值晶體管情況下，非關(guān)鍵時(shí)序路徑上的單元可由漏電量較低、功耗較少、開關(guān)速度較慢的高開關(guān)閾值（high-Vt）晶體管來組成；而關(guān)鍵時(shí)序路徑上的單元?jiǎng)t可由漏電量較高、功耗較多、開關(guān)速度顯著加快的低開關(guān)閾值（low-Vt）晶體管來組成。

多電源多電壓（MSMV）所包括的芯片可分為不同區(qū)域（有時(shí)稱為“電壓島”或“電壓域），不同區(qū)域擁有不同的供電電壓。分配到較高電壓島的功能塊將擁有較高性能和較高功耗；而分配到較低電壓島的功能塊則將擁有較低性能和較低功耗。

動(dòng)態(tài)電壓與頻率縮放（DVFS）技術(shù)的使用是通過改變一個(gè)或多個(gè)功能塊的相關(guān)電壓或頻率來優(yōu)化性能與功耗間折衷權(quán)衡。例如：1.0V的額定電壓在功能塊活動(dòng)率低時(shí)可降至0.8V以降低功耗，或在需要時(shí)它也可以提至1.2V以提高性能。同樣地，額定時(shí)鐘頻率可在功能塊活動(dòng)率相對(duì)低時(shí)減至一半，或它也可增強(qiáng)一倍以滿足短時(shí)間爆發(fā)的高性能需求。

顧名思義，電源關(guān)斷（PSO）系指切斷選定的目前不在使用中的功能塊的電源。盡管這項(xiàng)技術(shù)在省電方面效果非常好，但它需要考慮到的問題真的很多，如：為避免造成電流浪涌，要按特殊順序給相關(guān)功能塊的供電和關(guān)電。

Talus Vortex 1.2提供了一款完整的集成化低功耗解決方案，包括一種自動(dòng)化低功耗綜合方法，可與跨多電壓和頻率區(qū)域的并行分析與優(yōu)化功能結(jié)合使用。 Talus 1.2不僅不會(huì)對(duì)所使用的不同晶體管開關(guān)閾值的數(shù)量進(jìn)行限制，同時(shí)還支持無限的電壓、頻率和電源切斷區(qū)域。此外，Talus 1.2完全支持通用功率格式（CPF）和統(tǒng)一功率格式（UPF）。這兩種格式讓設(shè)計(jì)團(tuán)隊(duì)能夠先從功耗角度出發(fā)把握設(shè)計(jì)意圖，然后再推動(dòng)下游規(guī)劃、實(shí)現(xiàn)和驗(yàn)證策略（見側(cè)邊欄）。

32/28納米串?dāng)_問題

時(shí)鐘頻率的持續(xù)提高與供電電壓的日益降低意味著對(duì)串?dāng)_型延時(shí)變化、功能失效等信號(hào)完整性(SI) 效應(yīng)的敏感度在不斷提高。在32/28納米節(jié)點(diǎn)，由于更近的相鄰軌道、橫截面（32/28納米節(jié)點(diǎn)的軌道的高度可能大于其寬度，如圖4 所示，它增大了相鄰軌道耦合電容）以及金屬化的軌道和通孔的電阻的提高（相對(duì)而言），因此這些效應(yīng)也進(jìn)一步增強(qiáng)。

圖4. 32/28納米節(jié)點(diǎn)軌道的高度可能超過其寬度。

Talus 1.2以基于軌道的復(fù)雜優(yōu)化算法而著稱，它使得用戶在流程更早期的全局布線期間就可解決串?dāng)_問題。Talus 1.2解決串?dāng)_相關(guān)問題的方式有很多，最基本的方式是使用最佳層分配和通過可用資源的擴(kuò)散布線；它會(huì)有效管理這種擴(kuò)散以避免對(duì)線長或通孔數(shù)量造成的顯著負(fù)面影響。此外，全局布線器自帶有多線程功能，可獲得超高的性能水平。

為了獲得高性能，所有全局布線器會(huì)先做假設(shè)。如 ：在“桶（bucket）”中放置導(dǎo)線，每個(gè)“桶”中的導(dǎo)線都設(shè)置于相互的頂部，因此一開始就可以直觀地看到。在多數(shù)環(huán)境中，流程下游的軌道的真正排序和布局工作是留待詳細(xì)布線器來完成。而解決流程下游的串?dāng)_問題要花費(fèi)多上一個(gè)數(shù)量級(jí)的精力，而且按需修復(fù)（如：上調(diào)單元的尺寸會(huì)伴隨面積和漏電功耗的相應(yīng)增加）可能不是最佳、乃至可完成的方法。

事實(shí)上，只有在知道軌道排序及其空間關(guān)系時(shí)才有可能精確評(píng)估潛在的串?dāng)_效應(yīng)。因此Talus 1.2將全局軌道區(qū)段轉(zhuǎn)換為空間上可布局的區(qū)段，然后再使用這一區(qū)段在流程更早期就對(duì)潛在的串?dāng)_問題進(jìn)行評(píng)估；這樣通過在全局布線階段對(duì)線路的重新排序和設(shè)置, 所有的串?dāng)_問題都可以在流程的更早階段得到解決。在全局布線階段所做的這些修改接下來還可用于為流程下游的詳細(xì)布線器提供指導(dǎo)，這樣便可以少得多的計(jì)算工作獲得更優(yōu)的解決方案。

32/28納米工藝變異問題

對(duì)于以180納米及更高技術(shù)節(jié)點(diǎn)制造的硅芯片來說，所需的只是解決些少量晶圓間變異，即源自不同晶圓的晶粒在時(shí)序（性能）、功耗等特征方面的差異。這種差異可能是由于從一家代工廠到另一家代工廠的制程變異和儀器及操作環(huán)境微小差異所造成，如：爐溫、摻雜程度、蝕刻濃度、用以形成晶圓的光刻掩膜等等。

在較高技術(shù)節(jié)點(diǎn)時(shí)，所有晶粒間工藝變異（同一晶圓上各晶粒間差異）和晶粒內(nèi)工藝變異（同一晶粒上各區(qū)域間差異）相對(duì)來說并沒那么重要。（晶粒間變異也被稱之為“全局”、“芯片到芯片”、“晶粒到晶粒”變異。）例如：如果一個(gè)芯片的核心電壓為2.5V，那么在多數(shù)情況下會(huì)假設(shè)整個(gè)晶粒擁有一致和穩(wěn)定的 2.5V電壓； 同樣的也會(huì)假設(shè)整個(gè)晶粒上擁有統(tǒng)一的芯片溫度。

隨著尺寸越來越小的新技術(shù)節(jié)點(diǎn)浮出水面，晶粒間與晶粒內(nèi)工藝變異變得日益重要。這些變異中有些是系統(tǒng)變異，這意味著它會(huì)隨著單元級(jí)電路功能而改變。例如：晶圓片中心附近所制造的芯片與朝向晶圓片邊緣所制造的芯片相比，其相關(guān)的某些參數(shù)可能會(huì)有所不同；在這種情況下，可以預(yù)測所有參數(shù)都將受到類似影響；而一些參數(shù)還會(huì)在隨機(jī)變異的情況下獨(dú)立地波動(dòng)，據(jù)說這可能是基于區(qū)域的變異（相對(duì)于基于距離的變異）。

圖5.在32/28納米節(jié)點(diǎn)，晶粒間與晶粒內(nèi)變異極為重要。

晶粒間與晶粒內(nèi)工藝變異統(tǒng)稱為片上變異 (OCV)，在32/28納米節(jié)點(diǎn)變得極為重要。這是由于隨著每個(gè)新技術(shù)節(jié)點(diǎn)的推出，控制如晶體管結(jié)構(gòu)的寬度和厚度、軌道和氧化層等關(guān)鍵尺寸變得更為困難，最終導(dǎo)致相對(duì)變異百分率（與某些中值相比較）會(huì)隨著每個(gè)新的技術(shù)節(jié)點(diǎn)而變得更大。

解決OCV的傳統(tǒng)方式是使用一階方案（first-order approach），包括在整個(gè)芯片上應(yīng)用一攬子容限。不過在32/28納米節(jié)點(diǎn)，這種方法過于悲觀，會(huì)導(dǎo)致過度設(shè)計(jì)、設(shè)計(jì)性能降低和時(shí)序收斂周期變長。因此Talus 1.2部署了復(fù)雜的高級(jí)OCV (AOCV)算法，基于單元和軌道的鄰近性（如：兩個(gè)相鄰單元與位于晶粒相反兩端的兩個(gè)單元相比較，相互間相關(guān)潛在變異會(huì)更少）來應(yīng)用上下文特定的降額值。這種更為實(shí)際的模式可降低超額的容限，進(jìn)而減少悲觀的時(shí)序違規(guī)并提高器件性能。

32/28納米多模多角(MMMC)問題

除了前文主題中所提及的制造工藝的變異以外，我們還必須解決芯片使用的環(huán)境條件（如：電壓和溫度）存在的潛在變異問題。所有這些變異均可歸入PVT（工藝、電壓和溫度）項(xiàng)目范圍。

對(duì)于以更早期技術(shù)節(jié)點(diǎn)所創(chuàng)建的器件來說，晶粒間與晶粒內(nèi)PVT差異可以忽略不計(jì)。先做假設(shè)，然后基于整個(gè)芯片表面具有一致的工藝變異這一事實(shí)、基于整個(gè)晶粒上具有穩(wěn)定的核心電壓和溫度等環(huán)境條件這一事實(shí)來簡化工作是有可能的?；谶@些假設(shè)，通過采用一系列bese-case條件（最高允許電壓、最低允許溫度等），確定每條路徑bese-case（最?。┭訒r(shí)會(huì)相對(duì)容易；同樣的，通過采用一系列worst-case條件（最低允許電壓、最高允許溫度等），確定每條路徑worst-case（最大）延時(shí)也會(huì)相對(duì)容易。

圖6. 在 32/28納米節(jié)點(diǎn)需要解決大量模式和角點(diǎn)。

如worst-case和best-case PVT等特定系列條件就是我們俗稱的“角點(diǎn)”。在32/28納米技術(shù)節(jié)點(diǎn)，晶粒間與晶粒內(nèi)PVT差異十分明顯，解決大量模式和角點(diǎn)的工作是必不可少的。而且，前文提過的低功耗設(shè)計(jì)技術(shù)還會(huì)讓這一問題進(jìn)一步復(fù)雜化。例如：在多電源多電壓（MSMV）技術(shù)情況下，可能一個(gè)電壓島的電壓值為其允許電壓范圍內(nèi)最低電壓，另一個(gè)電壓島的電壓值為其允許電壓范圍內(nèi)最高電壓，而其余電壓島的電壓值則會(huì)在這兩者之間 。又如：有的芯片具有不同操作模式、擁有的一個(gè)或多個(gè)電路模塊位于在電源切斷的晶粒中心都將導(dǎo)致所需分析的角點(diǎn)情況顯著增加。

目前工具的問題在于：實(shí)現(xiàn)期間 ，芯片必須可在MMMC前景下進(jìn)行優(yōu)化 。許多現(xiàn)有系統(tǒng)通過先考量已假設(shè)的worst-case情景、然后對(duì)別的條件進(jìn)行優(yōu)化的方式來著手處理優(yōu)化問題。遺憾的是，這可能導(dǎo)致過度悲觀主義，造成次優(yōu)性能。甚至更糟的是，如果這些關(guān)于哪些是worst-case情景的假設(shè)是錯(cuò)誤的，那么結(jié)果可能是得到完全不管用的芯片。 Talus 1.2內(nèi)置有自帶MMMC處理功能，這意味著優(yōu)化過程不會(huì)漏掉任何情景。此外，Talus 1.2的高速度和大容量還意味著，它能夠考慮到的不只是較小子集的實(shí)現(xiàn)情景，而是這款工具需要處理的整個(gè)系列的簽核情景。因此，Talus 1.2可提供更好的性能和更短的實(shí)現(xiàn)周期。

以 Distributed Smart Sync技術(shù)增強(qiáng)Talus Vortex的性能

前文所提及的物理實(shí)現(xiàn)流程每個(gè)步驟都是屬于計(jì)算密集型問題。而且為了解決伴隨技術(shù)節(jié)點(diǎn)而增加的復(fù)雜性，每個(gè)節(jié)點(diǎn)必須執(zhí)行的計(jì)算量也在提高。此外，當(dāng)器件中所集成的功能越來越多時(shí), 設(shè)計(jì)的規(guī)模和復(fù)雜性會(huì)隨著每個(gè)節(jié)點(diǎn)而提高，物理實(shí)現(xiàn)相關(guān)的計(jì)算需求也會(huì)相應(yīng)增加。

再有一個(gè)因素就是：功能模塊的尺寸（為實(shí)現(xiàn)模塊功能所需的單元數(shù)量）也會(huì)隨著每項(xiàng)功能中包裝進(jìn)越來越多特性而不斷增加。一些物理實(shí)現(xiàn)團(tuán)隊(duì)偏愛層次化方案，而另外一些團(tuán)隊(duì)則更喜歡使用“扁平化”方案，因?yàn)樗麄兏杏X在使用層次化方案時(shí)放棄了太多東西。

如果工具具有處理更大型電路模塊的能力，那么生產(chǎn)率就可得到即時(shí)的提升。例如：定義和微調(diào)層次化模塊間約束是極為耗時(shí)的資源密集型工作。如果這些工具具有處理更大型電路模塊的能力，那么就不需要定義子模塊間約束，因?yàn)椴粫?huì)有任何子模塊存在。這會(huì)大大提高生產(chǎn)率。

問題在于：多數(shù)布局布線解決方案都局限于只能處理幾百萬個(gè)單元。這常迫使物理實(shí)現(xiàn)工程師由于工具的局限性而不得不人工將電路模塊進(jìn)行分割。而這也對(duì)工程師生產(chǎn)率造成了影響。.