基于FPGA的寬帶數(shù)字接收機(jī)變帶寬數(shù)字下變頻器設(shè)計(jì)

摘 要： 基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)了一個(gè)適用于寬帶數(shù)字接收機(jī)的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點(diǎn)，實(shí)現(xiàn)了對輸入中頻信號的高效高速處理，同時(shí)可以在較大范圍內(nèi)對信號處理帶寬靈活配置。硬件調(diào)試結(jié)果驗(yàn)證了本設(shè)計(jì)的有效性。

　　變帶寬數(shù)字下變頻器（VB-DDC）可以對多種帶寬的輸入信號進(jìn)行處理，因此在雷達(dá)、通信、電子偵察等領(lǐng)域有廣泛應(yīng)用。商用數(shù)字下變頻器，如Intersil公司單通道DDC HSP50214B，雖然可以實(shí)現(xiàn)處理帶寬可變，但是其最高輸入數(shù)據(jù)采樣率只有65 MHz[1]，而且由于其采用多級級聯(lián)積分梳狀濾波器(CIC)的傳統(tǒng)下變頻結(jié)構(gòu)，處理帶寬不超過1 MHz，不適合作為寬帶數(shù)字接收機(jī)的數(shù)字下變頻器?；诙嘞酁V波結(jié)構(gòu)的寬帶DDC可以處理寬帶信號，但是處理帶寬一般固定，而且當(dāng)需要處理信號的帶寬很窄時(shí)，因?yàn)槌槿∫蜃幼兇?，所需乘法器?shù)目增多，因乘法器的工作頻率降低，所以其資源利用率很低。

　　本文基于Altera公司的Stratix II EP2S60F672C4設(shè)計(jì)的VB-DDC，結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點(diǎn)，實(shí)現(xiàn)了對輸入中頻信號的高效高速處理，同時(shí)可以在較大范圍內(nèi)對信號處理帶寬進(jìn)行靈活配置。當(dāng)A/D輸出中頻信號采樣率為100 MS/s時(shí)，本文設(shè)計(jì)的這種VB-DDC信號處理帶寬可在40 MHz~8 kHz的范圍內(nèi)靈活配置，輸出基帶信號數(shù)據(jù)率可在50 MS/s~112 kS/s的范圍內(nèi)變化。

　　1 系統(tǒng)結(jié)構(gòu)

　　本文設(shè)計(jì)的VB-DDC用于如圖1所示的寬帶數(shù)字接收機(jī)中頻處理系統(tǒng)中，該系統(tǒng)硬件主要由1片FPGA(Altera公司Stratix II 系列的EP2S60F672C4)、AD公司的寬帶A/D轉(zhuǎn)換器AD*5(14 Bit，最高采樣率達(dá)105 MS/s)[2]，以及TI公司的達(dá)芬奇系列數(shù)字信號處理器TMS320DM6437組成。

　　系統(tǒng)數(shù)據(jù)流程如圖1所示，A/D采樣的中頻模擬信號輸出至FPGA，F(xiàn)PGA中的VB-DDC將中頻信號下變頻至基帶，再通過McBSP接口將基帶信號傳給DSP進(jìn)行解調(diào)、功率譜估計(jì)等數(shù)字信號處理，最后DSP再將結(jié)果通過以太網(wǎng)送至上位機(jī)PC進(jìn)行顯示。同時(shí)，VB-DDC可通過McBSP接口接收上位機(jī)PC傳來的配置參數(shù)，實(shí)現(xiàn)DD動態(tài)配置。

　　本文主要討論該系統(tǒng)中的FPGA部分，其內(nèi)部各模塊框圖如圖2所示。