如何實(shí)現(xiàn)FPGA到DDR3 SDRAM存儲(chǔ)器的連接

采用90nm工藝制造的DDR3 SDRAM存儲(chǔ)器架構(gòu)支持總線速率為600 Mbps-1.6 Gbps (300-800 MHz)的高帶寬，工作電壓低至1.5V，因此功耗小，存儲(chǔ)密度更可高達(dá)2Gbits。該架構(gòu)無疑速度更快，容量更大，單位比特的功耗更低，但問題是如何實(shí)現(xiàn)DDR3 SDRAM DIMM與FPGA的接口呢？

　　關(guān)鍵詞——均衡！

　　如果沒有將均衡功能直接設(shè)計(jì)到FPGA I/O架構(gòu)中，那么任何設(shè)備連接到DDR3 SDRAM DIMM都將是復(fù)雜的，而且成本還高，需要大量的外部元器件，包括延時(shí)線和相關(guān)的控制。

　　什么是均衡？為什么如此重要？

　　為了在支持更高頻率時(shí)提高信號(hào)完整性，JEDEC委員會(huì)定義了一個(gè)fly-by(飛越式)端接方案，該方案采用了時(shí)鐘和命令/地址總線信號(hào)來改善信號(hào)完整性以支持更高的性能。當(dāng)時(shí)鐘和地址/命令通過DIMM時(shí)，fly-by拓?fù)浣Y(jié)構(gòu)通過故意引起每個(gè)DRAM上的時(shí)鐘和數(shù)據(jù)/選通之間的飛行時(shí)間偏移(flight-time skew)來減小并發(fā)開關(guān)噪聲(SNN)，如圖1所示。

　　飛行時(shí)間偏移可能高達(dá)0.8 tCK，當(dāng)該偏移被擴(kuò)展得足夠?qū)挄r(shí)，將不知道數(shù)據(jù)在兩個(gè)時(shí)鐘周期中的哪個(gè)內(nèi)返回。因此，均衡功能可以使控制器通過調(diào)節(jié)每個(gè)字節(jié)通道內(nèi)的時(shí)序來補(bǔ)償這一偏移。最新的FPGA能夠?yàn)楦鞣N應(yīng)用提供與雙倍數(shù)據(jù)率SDRAM存儲(chǔ)器接口的許多功能。但是，要與最新的DDR3 SDRAM一道使用，還需要更魯棒的均衡方案。

　　FPGA I/O結(jié)構(gòu)

　　像Altera Stratix III系列高性能FPGA提供的I/O速度高達(dá)400 MHz (800 Mbps)，還具有很高的靈活性，能夠支持現(xiàn)有的和新興的外部存儲(chǔ)器標(biāo)準(zhǔn)，如DDR3。

　　圖1：DDR3 SDRAM DIMM：飛行時(shí)間偏移降低了SSN，數(shù)據(jù)必須被控制器調(diào)高到兩個(gè)時(shí)鐘周期。

　　讀均衡

　　在讀取操作中，存儲(chǔ)器控制器必須補(bǔ)償由飛越存儲(chǔ)器拓?fù)湟鸬摹⒂绊懽x取周期的延時(shí)。均衡可以被視作為出現(xiàn)在數(shù)據(jù)通道上的比I/O本身延時(shí)還要大的延時(shí)。每個(gè)DQS都要求一個(gè)同步時(shí)鐘位置的獨(dú)立相移(經(jīng)過了工藝、電壓和溫度(PVT)補(bǔ)償)。圖2顯示出同一讀取命令下從DIMM返回的兩個(gè)DQS組。

　　圖2：I/O單元中的1T、下降沿和均衡寄存器。