用FPGA解決65nm芯片設計難題

　隨著工藝技術向65nm以及更小尺寸的邁進，出現了兩類關鍵的開發(fā)問題：待機功耗和開發(fā)成本。這兩個問題在每一新的工藝節(jié)點上都非常突出，現在已經成為設計團隊面臨的主要問題。在設計方法上從專用集成電路(ASIC)和專用標準產品(ASSP)轉向可編程邏輯器件(PLD)將有助于解決這些問題。

　　過去，半導體行業(yè)一直關注的兩個目標是縮小體積和提高速率。近40年來，對這些目標的追求促使行業(yè)發(fā)展符合摩爾定律，性能和電路密度每18個月翻倍。導致技術高速發(fā)展，蘊育了計算機革命、互聯網革命以及現在的無線通信革命。

　　但同時也為此付出了代價。一種代價是物理上的。工藝技術上的每一次進步都使得芯片晶體管的“關斷”電流增加，也就是待機功耗在增加。另一代價是金錢。每一工藝節(jié)點的開發(fā)成本呈指數增加。65nm時代的設計必須解決這些代價問題。

　　人們采用了很多系統級和芯片級方法來處理動態(tài)功耗。在系統級上，采用動態(tài)功耗管理技術，確保只對工作電路上電，大大降低了器件的平均功耗，從而減少了和功耗相關的問題。

　　工藝上的進步降低了芯片級的動態(tài)功耗。
一是縮小了晶體管體積，減小了晶體管的等效電容(C)。因此，縮小體積使動態(tài)功耗隨之線性下降。同樣，減小供電電壓會使動態(tài)功耗呈指數下降，是降低動態(tài)功耗的重要措施。0.9V~1.0V范圍內的供電方式幾乎都采取了這一措施來降低功耗。

　　降低動態(tài)功耗的另一工藝進步是在130nm工藝上引入了全銅互聯和低K金屬層絕緣技術。這些工藝創(chuàng)新大大降低了互聯阻抗和電容，不但減小了晶體管開關功耗，而且還降低了芯片信號和內部電源走線的IR壓降。

　　動態(tài)功耗下降而漏電流增大

　　然而，半導體物理規(guī)律卻表明工藝尺寸下降對待機功耗有不利的影響。工藝尺寸縮小后，隨著晶體管邏輯門厚度和溝道長度的減小，這些晶體管的柵極和漏極泄漏電流呈指數增大(圖1)，而這是影響待機功耗的主要因素。通過使用較長的溝道以及較厚的氧化層來控制泄漏電流將導致開關速率下降，因此，工藝開發(fā)人員不得不折衷考慮速率和功耗。