基于CPLD的數(shù)據(jù)采集與顯示接口電路仿真設(shè)計(jì)
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將生成的高12位BCD碼與低12位的BCD碼相加，得到12位的BCD碼，該結(jié)果即為所求的BCD碼結(jié)果。如上述的2．56V的BCD碼是0010 0101 0110，O．12V的BCD碼是0000 0001 00lO。所以相加的結(jié)果是0010 0110 1000，即為2．68V。因此在電路中必須設(shè)計(jì)一個(gè)12位的BCD碼加法程序，實(shí)現(xiàn)由8位二進(jìn)制轉(zhuǎn)換為12位BCD碼硬件電路。在程序設(shè)計(jì)中應(yīng)當(dāng)注意的是BCD碼相加時(shí)，由最低4位加起，且每4位相加的結(jié)果超過(guò)1001時(shí)，應(yīng)加0110調(diào)整。該段程序的描述是通過(guò)一個(gè)進(jìn)程Process(HB，LB，CEN)來(lái)實(shí)現(xiàn)。其中HB表示生成的高12位BCD碼，LB表示生成的低12位BCD碼．CEN表示系統(tǒng)提供的時(shí)鐘信號(hào)。在時(shí)鐘上升沿時(shí)刻進(jìn)行BCD碼相加，并判斷結(jié)果是否超過(guò)1001，判斷程序采用if…then…語(yǔ)句，實(shí)現(xiàn)條件判斷電路。按照?qǐng)D4完成BCD碼程序轉(zhuǎn)換設(shè)計(jì)。將以上兩段程序進(jìn)行組合，最終獲得由VHDL語(yǔ)言描述的BCD碼轉(zhuǎn)換程序。本文引用地址：http://m.butianyuan.cn/article/191769.htm
1．5 A／D轉(zhuǎn)換與BCD碼合成系統(tǒng)電路
將A／D轉(zhuǎn)換電路與BCD碼轉(zhuǎn)換電路組成統(tǒng)一系統(tǒng)，通過(guò)硬件編程語(yǔ)言VHDL中的進(jìn)程語(yǔ)句將編制成功的A／D轉(zhuǎn)換電路描述語(yǔ)句和BCD碼轉(zhuǎn)換電路描述語(yǔ)句組合成一個(gè)整體程序，通過(guò)QuartusⅡ軟件生成系統(tǒng)圖，如圖5所示。
A／D轉(zhuǎn)換結(jié)果由3位十進(jìn)制數(shù)表示，每位十進(jìn)制數(shù)由4位BCD碼表示，總共有12位BCD碼輸出。將電路輸出BCDOUT(11．．0)分成BCDOUT(11．．8)，BCDOUT(7．．4)和BCDOUT(3．．0)三部分，通過(guò)三個(gè)進(jìn)程Process()分別用VHDL語(yǔ)言編程描述LED顯示驅(qū)動(dòng)。對(duì)整個(gè)系統(tǒng)進(jìn)行波形仿真，得到仿真波形如圖6所示，最后在GW48-CK實(shí)訓(xùn)開發(fā)系統(tǒng)完成功能驗(yàn)證。
2 結(jié) 語(yǔ)
將CPLD和微機(jī)控制技術(shù)相結(jié)合，在智能儀表設(shè)計(jì)和控制系統(tǒng)設(shè)計(jì)領(lǐng)域提高了系統(tǒng)設(shè)計(jì)的靈活性，縮短了產(chǎn)品開發(fā)周期，同時(shí)使系統(tǒng)易于升級(jí)和擴(kuò)展。因?yàn)椴捎昧?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/CPLD">CPLD(復(fù)雜可編程邏輯器件)，極大提高了系統(tǒng)I／O口利用率，縮小了印刷電路板面積，提高了系統(tǒng)集成度，在多輸入／多輸出的數(shù)據(jù)采集和控制系統(tǒng)領(lǐng)域有十分廣闊應(yīng)用前景。
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