基于CPLD的數(shù)據(jù)采集與顯示接口電路仿真設(shè)計

摘要：常規(guī)數(shù)據(jù)采集與顯示方法是應(yīng)用CPU或DSP通過軟件控制數(shù)據(jù)采集的模／數(shù)轉(zhuǎn)換，這樣將會頻繁中斷系統(tǒng)的運行，從而降低系統(tǒng)的運算速度，數(shù)據(jù)采集的速度也將受到限制。通過CPLD實現(xiàn)由硬件控制模／數(shù)轉(zhuǎn)換和數(shù)據(jù)顯示，最大限度地提高系統(tǒng)的信號采集和處理能力。這里運用VHDL硬件編程語言，通過狀態(tài)機設(shè)計程序，完成A／D轉(zhuǎn)換芯片與可編程邏輯芯片的接口。將A／D轉(zhuǎn)換結(jié)果以BCD碼形式通過CPLD芯片進行顯示，實時觀測轉(zhuǎn)換進程，給出了BCD碼轉(zhuǎn)換流程圖，完成相應(yīng)電路設(shè)計，通過QuartusII軟件進行仿真，并在開發(fā)系統(tǒng)上成功實現(xiàn)功能驗證，提高了系統(tǒng)的運算速度。
關(guān)鍵詞：可編程邏輯器件；模數(shù)轉(zhuǎn)換；二-十進制碼顯示；接口電路

0 引 言
CPLD稱為復(fù)雜可編程邏輯設(shè)計芯片，它是大規(guī)?？删幊唐骷?，具有高集成度、高可靠性、高速度的特點。CPLD是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的載體。硬件描述語言是EDA技術(shù)進行電子系統(tǒng)設(shè)計的主要表達手段，VHDL語言是常用的硬件描述語言之一；軟件開發(fā)工具是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動化設(shè)計工具，常用開發(fā)工具有QuartusII，Ispexpert，F(xiàn)oundation等。CPLD以高速、高可靠性、串并行工作方式等特點在電子設(shè)計中廣泛應(yīng)用。它打破了軟硬件之間的界限，加速了產(chǎn)品的開發(fā)過程。同樣單片機具有性價比高、功能靈活、良好的數(shù)據(jù)處理能力等特點。CPLD芯片與單片機結(jié)合在高性能儀器儀表中應(yīng)用廣泛。

1 電路的仿真設(shè)計
1．1 硬件電路功能
用一片MCS-51芯片、一片CPLD／FPGA芯片、模／數(shù)轉(zhuǎn)換器ADC0809和數(shù)／模轉(zhuǎn)換器DAC0832構(gòu)成一個數(shù)據(jù)采集系統(tǒng)，并用CPLD／FPGA實現(xiàn)數(shù)據(jù)采樣、D／A轉(zhuǎn)換輸出、有關(guān)數(shù)據(jù)顯示的控制，單片機完成對A／D轉(zhuǎn)換數(shù)據(jù)運算。電路如圖1所示。

系統(tǒng)功能如下：系統(tǒng)按一定速率采集輸入電壓Ui，經(jīng)AD0809轉(zhuǎn)換為8位數(shù)字量data；輸入數(shù)據(jù)與通過CPLD／FPGA采樣后輸入單片機進行相關(guān)運算，最后通過CPLD／FPGA送至DAC0832轉(zhuǎn)換為△U；數(shù)據(jù)采集和處理均在數(shù)據(jù)采集系統(tǒng)控制器的管理下有序進行。工作速率由時鐘信號CLK的速率決定。
1．2 單片機與CPLD／FPGA接口設(shè)計
單片機采用以總線方式與可編程芯片進行數(shù)據(jù)與控制信息通信，此方式有許多優(yōu)點：
(1)速度快。其通信工作時序是純硬件行為，對于MCS-51單片機只需一條單字節(jié)指令就能完成所需的讀／寫時序如MOV@DPTR A和MOVA@DPTR。
(2)節(jié)省CPLD芯片的I／O口線。如果將圖中的譯碼器設(shè)置足夠的譯碼輸出以及安排足夠的鎖存器就能僅通過19根I／O口線在FPGA／CPLD與單片機之間進行各種類型的數(shù)據(jù)與控制信息交換。
(3)相對于非總線方式單片機的編程簡捷控制可靠。
(4)在FPGA／CPLD中通過邏輯切換單片機易于與SRAM或ROM接口。這種方式首先由FPGA／CPLD與接口的高速A／D等器件進行高速數(shù)據(jù)采樣并將數(shù)據(jù)暫存于SRAM中。采樣結(jié)束后通過切換使單片機與SRAM以總線方式進行數(shù)據(jù)通信以便發(fā)揮單片機強大的數(shù)據(jù)處理能力。