采用FPGA實現(xiàn)發(fā)電機組頻率測量計的設(shè)計

3 頻率測量計的設(shè)計
本次設(shè)計采用Verilog HDL語言，運用自頂向下的設(shè)計理念。將系統(tǒng)按功能按層次化分，首先定義頂層功能模塊，并在頂層功能模塊內(nèi)部的連接關(guān)系和對外的接口關(guān)系進(jìn)行了描述, 而功能塊的邏輯功能和具體實現(xiàn)形式則由下一層模塊來描述。整個設(shè)計分兩步：第一步利用Quartus Ⅱ5.0圖形塊輸入方式設(shè)計頂層模塊，頂層圖形塊如圖2所示；第二步在頂層模塊中為每個圖形塊生成硬件描述語言(Verilog HDL)，然后在生成的Verilog HDL設(shè)計文件中，對低層功能模塊的功能進(jìn)行描述設(shè)計。

圖2　頂層圖形塊
3.1 測頻控制模塊設(shè)計
這是三輸入三輸出模塊，測頻控制模塊波形仿真如圖3所示，如用Verilog HDL描述為：

module Control (clk,reset,start,enableconvert,gate,endmeasure);
input reset,start,clk;
output enableconvert,gate,endmeasure;
reg enableconvert,gate,endmeasure;
always @ (posedge clk or posedge reset)
begin
if (reset)
begin
endmeasure = 1'b1 ;
enableconvert =1'b0 ;
gate = 1'b0 ;
end
else
begin
endmeasure = 1'b0 ;
if (start)
begin
gate = ~gate ;
enableconvert = gate ;
end
end
end
endmodule


圖3　測頻控制器波形仿真時序圖