采用FPGA實(shí)現(xiàn)發(fā)電機(jī)組頻率測(cè)量計(jì)的設(shè)計(jì)

3.2 二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器模塊設(shè)計(jì)
本設(shè)計(jì)，需要轉(zhuǎn)換時(shí)鐘Convertfreq信號(hào)對(duì)轉(zhuǎn)換模塊進(jìn)行時(shí)序控制，由于要在1s內(nèi)完成轉(zhuǎn)換，則轉(zhuǎn)換時(shí)鐘Convertfreq的頻率應(yīng)該選用高頻頻信號(hào)，即轉(zhuǎn)換時(shí)鐘Convertfreq的頻率是標(biāo)準(zhǔn)時(shí)鐘Samplefreq信號(hào)10分頻得到的。
為了對(duì)本設(shè)計(jì)進(jìn)行波形仿真，取輸入的10位二進(jìn)制數(shù)bin[9..0]為10’b0000011001(十進(jìn)制為25)。圖4為二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器的仿真時(shí)序圖：

圖4 二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器的仿真時(shí)序圖

4 仿真和調(diào)試
　　通過(guò)上述的描述，從各個(gè)模塊獨(dú)立的角度對(duì)其進(jìn)行了仿真，結(jié)果表明設(shè)計(jì)符合要求。為了保證系統(tǒng)的整體可靠性，對(duì)整個(gè)系統(tǒng)做了仿真，仿真時(shí)序圖如圖5所示：

圖5　系統(tǒng)仿真時(shí)序圖
　　其中，LEDD,LEDC,LEDB,LEDA是譯碼的結(jié)果要在7段數(shù)碼管上顯示，0010010(顯示為2)、0100100(顯示為5)。將設(shè)計(jì)的頻率測(cè)量計(jì)下載到目標(biāo)芯片EP1C3T144C6中，并在GW48實(shí)驗(yàn)箱上進(jìn)行的模擬仿真，當(dāng)輸入頻率為1 Hz～1023 Hz的信號(hào)時(shí)，頻率測(cè)量計(jì)所測(cè)的頻率完全準(zhǔn)確，當(dāng)頻率高于1023Hz時(shí)，系統(tǒng)報(bào)警，同時(shí)頻率顯示為0。

5 結(jié)束語(yǔ)
基于FPGA設(shè)計(jì)的發(fā)電機(jī)組頻率測(cè)量計(jì)，系統(tǒng)在整體上采用光電耦合器的隔離方式，提高系統(tǒng)的抗干擾能力和穩(wěn)定性。該系統(tǒng)具有線路簡(jiǎn)單可靠、通用性強(qiáng)、穩(wěn)定度高等優(yōu)點(diǎn)，可廣泛應(yīng)用于頻率電壓變換器、轉(zhuǎn)速繼電器。該設(shè)計(jì)的FPGA數(shù)字系統(tǒng)部分使用Verilog HDL語(yǔ)言，給出核心程序，并可以通過(guò)Verilog HDL語(yǔ)言的綜合工具進(jìn)行相應(yīng)硬件電路的生成，具有傳統(tǒng)邏輯設(shè)計(jì)方法所無(wú)法比擬的優(yōu)越性。經(jīng)過(guò)仿真后，驗(yàn)證設(shè)計(jì)是成功的, 達(dá)到預(yù)期結(jié)果。同時(shí)這種方法設(shè)計(jì)的數(shù)字電子系統(tǒng)可移植性強(qiáng)、可更改性好。如果需要的頻率測(cè)量范圍需要擴(kuò)大，不需要硬件變化只需改變軟件就可以,相對(duì)非常方便。