基于FPGA的簡易數(shù)字存儲示波器設(shè)計(jì)

作者：時(shí)間：2009-12-16 來源：網(wǎng)絡(luò)

加入技術(shù)交流群
- 掃碼加入
  和技術(shù)大咖面對面交流
  海量資料庫查詢

0 引言
高速數(shù)字化采集技術(shù)和FPGA技術(shù)的發(fā)展已經(jīng)對傳統(tǒng)測試儀器產(chǎn)生了深刻的影響。數(shù)字存儲示波器(DS0)是模擬示波器技術(shù)、數(shù)字化測量技術(shù)、計(jì)算機(jī)技術(shù)的綜合產(chǎn)物，他主要以微處理器、數(shù)字存儲器、A／D轉(zhuǎn)換器和D／A轉(zhuǎn)換器為核心，輸入信號首先經(jīng)A／D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號，然后存儲在RAM中，需要時(shí)再將RAM中的內(nèi)容讀出，經(jīng)D／A轉(zhuǎn)換器恢復(fù)為模擬信號顯示在示波器上，或者通過接口與計(jì)算機(jī)相連對存儲的信號作進(jìn)一步處理，這樣可大大改進(jìn)顯示特性，增強(qiáng)功能，便于控制和智能化。這種DSO中看到的波形是由采集到的數(shù)據(jù)經(jīng)過重構(gòu)后得到的波形，而不是加到輸入端上信號的波形。本文采用基于FPGA的方式進(jìn)行數(shù)據(jù)采集、數(shù)據(jù)處理等功能的設(shè)計(jì)。這種設(shè)計(jì)方案在高速數(shù)據(jù)采集上具有很多優(yōu)點(diǎn)，如體積小、功耗低、時(shí)鐘頻率高、內(nèi)部延時(shí)小、全部控制邏輯由硬件完成等，另外編程配置靈活、開發(fā)周期短、利用硬件描述語言來編程，可實(shí)現(xiàn)程序的并行執(zhí)行，這將會大大提高系統(tǒng)的性能，有利于在系統(tǒng)設(shè)計(jì)和現(xiàn)場運(yùn)行后對系統(tǒng)進(jìn)行修改、調(diào)試、升級等。

本文引用地址：http://m.butianyuan.cn/article/191847.htm

1 系統(tǒng)實(shí)現(xiàn)方案
根據(jù)設(shè)計(jì)指標(biāo)要求，基于FPGA的系統(tǒng)結(jié)構(gòu)如圖1所示，主要由模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換、FPGA數(shù)據(jù)處理、數(shù)據(jù)存儲四部分組成。由垂直分辨率大于或等于32點(diǎn)／div可知A／D、D／A轉(zhuǎn)換器至少8位，系統(tǒng)選用AD976(16位A／D轉(zhuǎn)換器)和AD669(16位D／A轉(zhuǎn)換器)，由于受PLC I／0口數(shù)量的影響，AD976和DA669使用其中13位，RAM選HM6264(64k)，時(shí)鐘采用125kHz，PLC選用EPFl0K10LC84一3。模擬信號通過A／D轉(zhuǎn)換器將信號輸入給FPGA，F(xiàn)PGA根據(jù)相關(guān)指令進(jìn)行數(shù)據(jù)存儲至RAM或?qū)?shù)據(jù)從RAM讀出送給D／A轉(zhuǎn)換器轉(zhuǎn)換成模擬信號輸出。

2 系統(tǒng)主要電路
系統(tǒng)中FPGA數(shù)據(jù)處理模塊將A／D輸入、RAM數(shù)據(jù)存儲和D／A輸出連接在一起，實(shí)現(xiàn)信號的傳遞、存儲等控制。輸入電路中A／D轉(zhuǎn)換芯片選用AD公司的AD976，它是16位高速，高精度A／D轉(zhuǎn)換器，最大采集率為100kSPS，輸入信號范圍為一10～+10V，R／C為讀數(shù)／轉(zhuǎn)換控制端，CS為片選端，電路連接如圖2所示。