基于FPGA的高速時(shí)鐘數(shù)據(jù)恢復(fù)電路的實(shí)現(xiàn)

3 環(huán)路仿真結(jié)果及討論
采用EP2C5T144C6器件的環(huán)路的仿真結(jié)果如圖6所示，其中工作頻率為204．8MHz。由于整個(gè)電路用的是經(jīng)過全局時(shí)鐘控制模塊后的時(shí)鐘和輸入數(shù)據(jù)，所以在圖6中給出的是這兩個(gè)信號(hào)時(shí)序關(guān)系：ORDA~clkctrl和R_clk~clkctrl。由圖(a)及局部放大圖(b)可以看出，電路穩(wěn)定時(shí)鐘信號(hào)在輸入數(shù)據(jù)的中間位置左右擺動(dòng)，可以正確采樣輸入數(shù)據(jù)。

本文提出的電路結(jié)構(gòu)不需要高頻時(shí)鐘信號(hào)，因此只要相位調(diào)整過程中時(shí)鐘信號(hào)的脈沖寬度大于器件要求的最小值，且滿足整個(gè)電路滿足建立保持時(shí)間就可以正常工作。因此最小的時(shí)鐘周期T=max(3*Tmin，Tper)，其中Tmin是所用器件時(shí)鐘信號(hào)脈沖寬度的最小值，Tper是滿足建立保持時(shí)間的最小時(shí)鐘周期。例如EP2C35F672C6芯片工作時(shí)鐘高電平脈沖最小值為1ns，采用該芯片電路的工作頻率可以達(dá)到300MHz，這個(gè)工作頻率已經(jīng)通過了Altera DE2板的硬件驗(yàn)證。如果采用更快的器件如Cyclone III EP3C10T144C7，時(shí)鐘脈沖寬度最小值0．625ns，經(jīng)過仿真驗(yàn)證其工作頻率可以達(dá)到400MHz。在時(shí)鐘調(diào)整模塊后加一個(gè)簡(jiǎn)單的二分頻電路，就可以實(shí)現(xiàn)12個(gè)時(shí)鐘相位的調(diào)整精度，根據(jù)不同器件的性能很容易進(jìn)行擴(kuò)展，達(dá)到所需要的設(shè)計(jì)要求。

4 結(jié)論
本文利用時(shí)鐘切換的方法，在低端AlteraEP2C5T144C6上實(shí)現(xiàn)了204．8MHZ的時(shí)鐘數(shù)據(jù)恢復(fù)電路，并通過了硬件驗(yàn)證。通過理論分析給出了決定該電路工作頻率的主要因素，同時(shí)對(duì)該電路稍加改動(dòng)就可以實(shí)現(xiàn)更高精度的時(shí)鐘數(shù)據(jù)恢復(fù)電路，具有很好的擴(kuò)展性，為利用中低端FPGA實(shí)現(xiàn)高速通信系統(tǒng)提供了一種可參考的解決方案。