基于Verilog HDL的DDS設(shè)計(jì)與仿真
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時(shí)間：2009-07-08
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若需要利用NIOSⅡ?qū)ζ溥M(jìn)行控制，需要并將DDS模塊加載到NIOSⅡ的系統(tǒng)中。例如，通過(guò)NIOSⅡ?yàn)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/DDS">DDS模塊的頻率控制字freq和相位控制字phase置數(shù)。此時(shí)DDS的代碼應(yīng)改為：
模塊的輸入端口添加了寫(xiě)信號(hào)iwr、地址信號(hào)addr和與NIOSⅡ同步的時(shí)鐘信號(hào)iclk，這樣是為了將DDS模塊連接到Avalon總線(xiàn)上，利用總線(xiàn)和NIOSⅡ進(jìn)行通信。加載到NIOSⅡ系統(tǒng)之前，需要將該模塊進(jìn)行仿真和調(diào)試。仿真結(jié)果如圖7所示。
至此DDS的數(shù)字部分已經(jīng)完成。
對(duì)于整個(gè)模塊的驅(qū)動(dòng)時(shí)鐘，若時(shí)鐘源器件的頻率不符合實(shí)際需要，需要再設(shè)計(jì)一個(gè)倍(分)頻器將其倍頻或是分頻。例如現(xiàn)有時(shí)鐘源為50 MHz，可以使用FPGA中的PLL(鎖相環(huán))實(shí)現(xiàn)4倍頻得到200 MHz。
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