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可編程邏輯器件APEX20K的原理及應用

作者: 時間:2005-02-14 來源:網(wǎng)絡 收藏

摘要:介紹了Altera公司生產的多核架構K系列芯片的主要特點和結構功能,給出了K內含的ClockLock以及ClockBoost電路的典型應用實例。

關鍵詞: 在系統(tǒng)設計 FPGA K

1 主要特點

APEX20K是Altera公司生產的首款帶有多核架構的,密度在30 000到1 500 000門,時鐘速度高達822MHz。這種多核結構克服了必須用多個器件來實現(xiàn)系統(tǒng)級設計的麻煩,同時也節(jié)省了PCB板的空間。由于APEX20K具有功耗低、體積小、集成度高、速度快、費用低、用戶可定義功能及可重復編程和擦寫等許多優(yōu)點,因此,可廣泛應用于系統(tǒng)板級設計領域。APEX20K主要特點如下:

●是第一款帶有多核架構的可編程邏輯器件;

●內含嵌入式系統(tǒng)模塊,并可實現(xiàn)多種存儲器功能,其中包括先進先出存儲功能(FIFO)、雙口RAM、CAM(內容可尋址存儲器);

●密度高,門數(shù)多,邏輯元素高達51840,RAM高達442368位,基于多核的乘積項高達3456,因此可以滿足系統(tǒng)級設計的高密度要求;

●功耗低,采用1.8V-2.5V電壓供電,并可與1.8V、2.5V、3.3V、5.0V供電的器件接口;

圖1

●帶有4個鎖相環(huán)電路,可提供時鐘鎖定、時鐘管理和時鐘移位功能,因此可以降低時鐘的延遲和抖動,并可以提供時鐘的1倍至60倍的倍頻與1到256的分頻,可編程時鐘相位和延遲相移;

●具有強大的I/O功能,與PCI SIG局部總線標準外設兼容,支持低壓差分信號(LVDS)、LVTTL、LVCMOS、GTL+、CTT、AGP、LVPECL、SSTL-3和SSTL-2及高速終端邏輯(HSTL Class I);

●兼容64bit、64MHz PCI,支持PCI-X;

●支持高速外部存儲器,包括DDR SDRAM以及ZBT SRAM;

●可在多重電壓下工作,非常適合在混合電壓系統(tǒng)中使用;

●采用FineLine BGA封裝,減小了芯片的占用面積,同時具有更好的溫度特性;

●嵌入了SignalTap的邏輯分析儀,增強了芯片的功能驗證性能;

●支持Altera的QuartusTM II開發(fā)系統(tǒng)的自動布線功能。

2 功能描述

APEX20K系列器件將查找表邏輯和乘積項邏輯以及存儲器集成在一體。其4輸入查找表功能可實現(xiàn)復雜的數(shù)字信號處理功能,并可用乘積項實現(xiàn)高速控制邏輯和狀態(tài)機。APEX20K中每個IOE包含一個雙向I/O緩沖器和一個寄存器,IOE可以作為輸入管腳、輸出管腳和雙向管腳使用。圖1所示為APEX20K器件的結構框圖。APEX20K提供了2個專用的時鐘管腳和4個專用輸入管腳來驅動寄存器控制輸入,這些輸入信號可以產生高速低畸變的時鐘分布。它們使用專用的布線通道,延遲非常小。有4個專用信號用于驅動全局信號,這4個全局信號同時可以由內部邏輯驅動,以產生一個高扇出的異步清零信號。APEX20K器件系列同時提供有ClockLock、ColckBoost和Clockshift時鐘管理電路。

APEX20K系列器件由一系列的MegaLAB結構構成,每個MegaLAB結構包含16個邏輯陣列塊LABs、一個ESB和一個MegaLAB互連。每個LABs包含10個邏輯元素(LEs)、以及與LEs相關的進位鏈和層疊鏈。每個LE可以通過高速的局部互聯(lián)驅動另外29個LEs。每一個LE包含一個4輸入的查找表,另外,每一個LE又包含一個可編程寄存器和進位鏈以及層疊鏈。每一個LE驅動局部互連和MegaLAB互連以及FastTrack互聯(lián)布線結構。

APEX20K系列器件架構提供有進位鏈和層疊鏈2種類型的專用高速數(shù)據(jù)通道,可用來連接相鄰的LEs。這種連接不用局部互連通道,而只用進位鏈可執(zhí)行加法器、計數(shù)器和比較器(可被軟件工具和Mega功能自動使用),專用的層疊鏈可以執(zhí)行高速、高扇出邏輯功能。APEX20K系列的LE可以工作在如圖2所示的3種模式。

(1)正常工作模式

該模式利用其內部的層疊鏈,適用于通用邏輯的應用,組合功能或是寬帶解碼功能。在此模式下,來自LAB局部互連和進位輸入的四個數(shù)據(jù)輸入到四輸入LUT。

(2)算術模式

該模式適用于加法器、累加器和比較器的應用。在算術模式中,一個LE使用2個3輸入LUT。其中第一個LUT利用進位輸入信號及輸入數(shù)據(jù)產生一個組合輸出。第二個LUT利用該組合信號產生進位輸出,并以此形成進位鏈。

(3)計數(shù)模式

該模式可提供時鐘使能、計數(shù)使能、同步加/減控制、同步清零、同步加載選擇。同步清零和同步加載是LAB寬信號,其影響LAB的寄存器。因此,如果LAB中的任何一個工作在計數(shù)模式,LAB中其余的LEs被用作同一計數(shù)器的一部分或是復合功能。計數(shù)模式利用兩個三輸入LUTs,一個計數(shù)數(shù)據(jù),另一個產生快速進位位。一個二選一復用器提供同步加載,另一個AND門提供異步清零。

所有的20K器件均可重新配置在特殊功能用途的板上。APEX20K可通過配置芯片EPC1、EPC2和EPC16以串行數(shù)據(jù)充方式進行在系統(tǒng)編程。所以,APEX20K包括一個可選接口,允許APEX20K微處理器以串行或并行、同步或異步方式配置芯片,因此,微處理器可將APEX20K看作存儲器,并可通過寫入虛擬內存來配置器件,而且配置十分容易。APEX20K器件配置完成后,便可通過重置器件來載入新數(shù)據(jù)。

3 應用舉例

APEX20K系列器件支持ClockLock和ColckBoost等時鐘管理功能,這些功能由PLL保證。ClockLock電路使用一個同步的PLL來減少器件內部的時鐘延遲和畸變。ColckBoost電路可以對時鐘進行倍頻。其內部帶有高速的時鐘分布樹,而且設計者不需要對時鐘分布樹進行設計和優(yōu)化。

在設計電路板時可使用低頻的信號來作為輸入時鐘,然后在片內通過倍頻將其變成高頻時鐘。因為使用低頻時鐘可以降低傳輸線干擾,簡化電路板的布局。APEX20K可進行2或4的倍頻,而APEX20KE可進行更復雜的倍頻。

3.1 倍頻電路的應用

在以微處理器為核心的應用中,系統(tǒng)的輸入時鐘頻率可以比系統(tǒng)中其余器件的時鐘頻率低。一個嵌入式微處理或其外圍電路可以以比I/O總線時鐘更快的速率運行。由于在嵌入式應用中,同步或計數(shù)時都需要快速時鐘,因此,APEX20K中的時鐘管理電路經(jīng)常用于對低頻總線時鐘進行倍頻,并可進行在系統(tǒng)開發(fā)。圖3為其在嵌入式應用中時鐘合成電路。

3.2 降低板上時鐘的延遲

利用APEX20KE系列器件的反饋引腳可以降低板上各個器件之間的時鐘畸變,用PLL功能可將反饋輸入端連接至CLK輸入端。PLL可在工作期間動態(tài)調整由于溫度或電壓變化引起的輸出變化。因此在進行電路板設計時,反饋輸入端的延遲應與所涉及的每個器件產生的延遲匹配。相同的延遲可確保同步的反饋輸入端與目標器件的同步,從而消除延遲。圖4是利用APEX20KE器件消除板上延遲的示意圖。

進行電路板布線設計時,應使從CLKLK-OUT1端至每個器件的路徑與反饋到CLKLK-FB1端的路徑相等。

4 結論

利用APEX20K先進的ClockLock和ClockBoost功能可以顯著提高系統(tǒng)的性能和設計靈活性。并可在器件內降低時鐘延遲和消除時鐘畸變。ClockBoost可以簡化電路板的設計,而且在器件內部可以執(zhí)行比輸入時鐘頻率高許多的邏輯運算。此外,APEX20KE系列器件還可以執(zhí)行m/(n)k)的倍頻,其中m和k的數(shù)值范圍為2~160,n范圍1~16。其具有的LVDS I/O接口和相位調整可以進行更復雜的時鐘合成處理。

APEX20K系列器件可以支持很多電壓標準,特別是LVDS的性能可以達到822M/s,且有很強的抵抗板級噪聲能力,功耗也非常低。采用LVDS作為I/O接口的解決方案正逐漸成為一種趨勢。因此,APEX20K系列器件會應用到越來越多的領域。



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