可降低下一代IC測試成本的確定性邏輯內(nèi)置自測技術(shù)

20世紀(jì)70年代隨著微處理器的出現(xiàn)，計算機和半導(dǎo)體供應(yīng)商逐漸認(rèn)識到，集成電路需要在整個制造過程中盡可能早地進行測試，因為芯片制造缺陷率太高，不能等到系統(tǒng)裝配好后再測試其功能是否正確，所以在IC做好之后就應(yīng)對它進行測試，一般在自動測試設(shè)備上采用仿真完整系統(tǒng)激勵和響應(yīng)的功能測試方案進行。

功能測試使制造過程更加經(jīng)濟高效，因為可以保證裝配好的電路板和系統(tǒng)都是由已知完好的部件構(gòu)成，所以成品工作正常的可能性更高。功能測試代表了第一代IC測試，廣泛應(yīng)用了近二十年。隨著電子產(chǎn)品越來越復(fù)雜專業(yè)，專用集成電路(ASIC)成為數(shù)字測試的重點，這種電路的開發(fā)周期更短，需要新的測試方法。

20世紀(jì)90年代初期，創(chuàng)建一套能滿足缺陷覆蓋率水平的功能測試方案成本非常高昂，而且開發(fā)工作單調(diào)乏味，此時掃描測試顯示出明顯的優(yōu)勢，它具有可預(yù)測覆蓋范圍自動測試方案生成(ATPG)功能。與集成可測性設(shè)計(DFT)合在一起，設(shè)計人員能于設(shè)計早期保證其設(shè)計是高度可測的，且滿足嚴(yán)格的質(zhì)量要求，沒有過多技術(shù)性工作，也不會造成計劃延遲。在過去十年，這種從功能測試到掃描測試的轉(zhuǎn)變代表IC測試走向了第二代。

新型系統(tǒng)級芯片測試方法

如今整個系統(tǒng)都能放在一個芯片上，百萬門SoC產(chǎn)生的新挑戰(zhàn)帶來了對第三代數(shù)字測試的需求。最根本的問題與經(jīng)濟效益有關(guān)，即設(shè)計人員和測試工程師應(yīng)如何應(yīng)用掃描測試，既達到可預(yù)測高覆蓋率，同時制造成本低且對設(shè)計影響最??？之所以有這種要求的原因之一是如果要實現(xiàn)高覆蓋率測試，掃描測試的數(shù)據(jù)量將急劇增長。決定掃描測試數(shù)據(jù)的因素包括：

·掃描狀態(tài)元件總數(shù)

·目標(biāo)故障位置總數(shù)

·被測故障模式的數(shù)量和復(fù)雜度

上述每個因素都會隨新一代硅片工藝技術(shù)進步而使最后的數(shù)據(jù)量大幅增加。把這些因素與芯片I/O的數(shù)量限制和速度增長，以及ATE通道的物理約束結(jié)合起來考慮時，會發(fā)現(xiàn)掃描測試時間和成本都將呈指數(shù)增長。

確定性邏輯內(nèi)置自測結(jié)構(gòu)

Synopsys確定性邏輯內(nèi)置自測(DBIST)是高級系統(tǒng)級芯片測試DFT Compiler SoCBIST的一個很重要的功能，是一種有效數(shù)字邏輯測試方法，能提高測試質(zhì)量，減少測試對設(shè)計人員的影響。它可以降低下一代集成電路測試成本，提高未來更大更復(fù)雜SoC設(shè)計的總體質(zhì)量。

SoCBIST對一次通過測試綜合方案DFT Compiler進行了擴展，使設(shè)計人員在其設(shè)計中可直接實施可預(yù)測邏輯內(nèi)置自測(BIST)，而不會影響設(shè)計的功能、時序或電源要求。DBIST提供了一整套功能強大的BIST設(shè)計規(guī)則檢測(DRC)、綜合、集成、方案生成、驗證及診斷能力。

圖1是Synopsys確定性邏輯BIST的基本結(jié)構(gòu)，它利用已有的邏輯BIST概念和技術(shù)實現(xiàn)下面幾個基本目標(biāo)：

·支持大量并行內(nèi)部掃描鏈路，從而將測試時間縮短至少一個數(shù)量級；

·把掃描測試數(shù)據(jù)編碼成BIST晶種(seed)與符號，使測試數(shù)據(jù)量減少幾個數(shù)量級；

·大幅減少所需測試引腳數(shù)。

盡管可以考慮其它更簡單的掃描壓縮技術(shù)，但都不能像邏輯BIST那樣降低整個測試成本。此外，邏輯BIST是未來測試復(fù)用和移植的理想環(huán)境，它可使為某一內(nèi)核/模塊開發(fā)的測試也能應(yīng)用于SoC/芯片級、板級和系統(tǒng)級測試當(dāng)中。

傳統(tǒng)邏輯BIST解決方案已出現(xiàn)多年，但仍因為若干根本問題沒有得到廣泛的應(yīng)用，包括：

·工具仍限定在設(shè)計流程，而不是一個綜合解決方案；

·覆蓋率取決于隨機邏輯BIST，這導(dǎo)致不可預(yù)測的設(shè)計影響和更低的測試質(zhì)量；

·測試依賴于長時間自測，相對于在昂貴的ATE上的制造測試效率很低，只能預(yù)計故障檢測率；

·診斷成為事后諸葛亮，需要專用ATE接口，不能提供完整的信息確定缺陷的位置。

集成確定性邏輯BIST流程

圖2是DBIST流程的主要步驟，和掃描DFT相比只額外多了幾步，設(shè)計或測試開發(fā)工藝中沒有引入新的迭代過程。該流程的關(guān)鍵是一組定義明確的邏輯BIST規(guī)則，作為寄存器轉(zhuǎn)移級(RTL)規(guī)則檢查基礎(chǔ)和與RTL綜合集成在一起的自動化規(guī)則沖突解決機制，DFT Compiler為掃描特性提供大量支持，所以DBIST方法對于現(xiàn)有大多數(shù)掃描流程只需要有一些簡單的增強即可。在綜合模塊水平上，增加的邏輯BIST規(guī)則只用于能傳播X值到符號分析儀的未控制節(jié)點，在其它掃描單元完成綜合后，對沖突節(jié)點提供全面的測試節(jié)點可控性；在頂層上，未連接到ATE進行DBIST測試的芯片引腳通過附加封包掃描單元對觀察進行控制。與傳統(tǒng)邏輯BIST不同的是，無需增加測試點就可提高隨機方案抵抗邏輯的可控性和可觀察性。

在設(shè)計頂層，DBIST控制器自動由DFT COMPILER合成、插入并連接到帶DBIST的模塊測試引腳上。為支持更大型設(shè)計，DFT Compiler可以使用掃描插入和帶DBIST模塊的“只測”模型，這些只測模型提供的容量幾乎無限，大大縮短了頂級DBIST綜合的運行時間。DBIST控制器幾乎不需要用戶輸入，可自動配置用于最后內(nèi)部掃描鏈路結(jié)構(gòu)，其流程是透明的，它處于DBIST解決方案的中心并幫助得到最后的結(jié)果。

DBIST控制器利用若干標(biāo)準(zhǔn)邏輯BIST元件實現(xiàn)高度優(yōu)化測試系統(tǒng)，這些單元包括：

·一個或以上偽隨機方案發(fā)生器(PRPG)，每個都由一個很寬的線性反饋位移寄存器(LFSR)和并行影子寄存器組成，以使晶種再植最優(yōu)；

·一個或以上移相器，為內(nèi)部掃描鏈路輸入提供統(tǒng)計獨立的PRPG值；

·一個或以上壓縮器，把內(nèi)部掃描鏈路輸出數(shù)減少到1/4；

·一個或以上多輸入記號寄存器(MISR)以收集測試響應(yīng)；

·一個DBIST狀態(tài)機和相關(guān)計數(shù)器。

除了所需邏輯BIST功能外，DBIST還支持4個單獨測試模式用于完整的制造測試程序：