基于ADC和FPGA脈沖信號(hào)測(cè)量設(shè)計(jì)

　　1.2頻域參數(shù)測(cè)量

　　頻域參數(shù)測(cè)量可由兩路正交信號(hào)所攜帶的相位信息得到。對(duì)于輸入正交采樣I、Q兩路序列，則可通過求反正切得到角度序列θ(n)=arctg(I(n／Q(n)，但此時(shí)得到的角度序列是周期性分布在(0，2π)之間的，因此需對(duì)此角度進(jìn)行解模糊，可將角度序列解為遞增直線，然后按照如下公式進(jìn)行解模糊，并得到新的角度序列φ(n)：

　　通過以上公式可以準(zhǔn)確計(jì)算出脈內(nèi)信號(hào)頻率，從而達(dá)到測(cè)頻的目的。

　　2系統(tǒng)硬件電路設(shè)計(jì)

　　基于AD10200和FPGA芯片EP2S30F48414的脈沖信號(hào)測(cè)量系統(tǒng)的硬件電路原理如圖2所示。此系統(tǒng)的輸入信號(hào)要求為兩路正交信號(hào)，正交信號(hào)在基帶數(shù)字信號(hào)處理中經(jīng)常要用到，它可以通過多種方法來(lái)實(shí)現(xiàn)，如模擬器件下變頻或者是數(shù)字正交下變頻等技術(shù)。IQ兩路正交信號(hào)的特點(diǎn)為幅度相仿，相位相差90度。AD采樣芯片負(fù)責(zé)將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)；電源芯片用于為AD、FPGA和MAX232供電；晶振用于提供工作時(shí)鐘，選擇24.576 MHz晶振的原因是因?yàn)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/FPGA">FPGA與計(jì)算機(jī)串口通信時(shí)還要實(shí)現(xiàn)一個(gè)模擬串口，而選用24.576 MHz可以剛好模擬出9600 bit／s的波特率，從而可減少誤碼率：外部復(fù)位可為FPGA提供外部復(fù)位信號(hào)。