基于ADC和FPGA脈沖信號(hào)測(cè)量設(shè)計(jì)
0引言
本文引用地址:http://m.butianyuan.cn/article/195622.htm測(cè)頻和測(cè)脈寬現(xiàn)在有多種方法。通常基于MCU的信號(hào)參數(shù)測(cè)量,由于其MCU工作頻率很低,所以能夠達(dá)到的精度也比較低,而基于AD10200和FPGA的時(shí)域測(cè)量精度往往可達(dá)10 ns,頻率測(cè)量精度在100 kHz以內(nèi)。適應(yīng)信號(hào)的脈寬范圍在100 ns~1 ms之間;重復(fù)周期在0.05~100ms:頻率在0.1 Hz~50 MHz。
AD10200是高速采樣芯片,其中內(nèi)嵌變壓器,因此采樣電路外部不再需要變壓器,使得電路設(shè)計(jì)更為簡(jiǎn)單;最低采樣速率為105 MSPS,具有3.3 V或者5 V CMOS兼容輸出電平,雙通道12位采樣,補(bǔ)碼形式輸出,每個(gè)通道功耗為0.850W。通常可應(yīng)用于雷達(dá)中頻信號(hào)接收機(jī)、相位組接收機(jī)、通信接收機(jī)、GPS抗干擾接收機(jī)等。
StratixⅡ是Altera公司的中高端主流產(chǎn)品,該產(chǎn)品采用1.2 V、90 nm、9層信號(hào)走線,全銅SRAM工藝制造。StratixⅡ內(nèi)嵌RAM塊、DSP塊、鎖相環(huán)(PLL)和外部存儲(chǔ)器接口,同時(shí),StratixⅡ也增加了全新的邏輯結(jié)構(gòu)一自適應(yīng)邏輯模塊(ALM),因而增加了動(dòng)態(tài)相位對(duì)準(zhǔn)(DPA)電路和對(duì)新的外部存儲(chǔ)器接口的支持。AD芯片可以穩(wěn)定工作在100 MHz,FPGA速度可高達(dá)幾百M(fèi)Hz,故可保證系統(tǒng)的測(cè)量精度。
1測(cè)量原理
1.1時(shí)域測(cè)量原理
時(shí)域測(cè)量包括脈寬(PW)測(cè)量和脈沖重復(fù)周期(Pri)測(cè)量,時(shí)域測(cè)量在FPGA中可利用數(shù)字化技術(shù)實(shí)現(xiàn)。AD的兩路輸入為兩路正交中頻信號(hào)。經(jīng)過(guò)Cordic算法,即幅相解算之后獲得幅度和相位信息,其中利用幅度信息測(cè)得時(shí)域參數(shù),其原理圖如圖1所示。
當(dāng)脈沖信號(hào)進(jìn)入FPGA后,將首先進(jìn)行門限判定,以將不規(guī)則的脈沖信號(hào)進(jìn)行整形并變?yōu)橐?guī)則的脈沖信號(hào)。整形后,在脈沖信號(hào)上升沿啟動(dòng)脈寬計(jì)數(shù)器和重復(fù)周期計(jì)數(shù)器,而在該脈沖信號(hào)的下降沿鎖存脈寬計(jì)數(shù)器并且在下個(gè)脈沖信號(hào)上升沿鎖存重復(fù)周期計(jì)數(shù)器;由此即可得到脈寬和重復(fù)周期的量化值N和M,然后再通過(guò)工作時(shí)鐘的計(jì)算,就可得出脈寬和重復(fù)周期。
評(píng)論