基于FPGA的高速運(yùn)動目標(biāo)單光幕測速系統(tǒng)設(shè)計

從以上過程可以看出，在保證整套系統(tǒng)具有高精度的同時，對光電轉(zhuǎn)換器件性能的依賴大大降低。同時因為兩路信號均經(jīng)過同一套處理電路，所以信號在路徑上的延時幾乎完全一致，提高了測量精度。因此，此方法具有測試精度高，靈敏度調(diào)節(jié)靈活，成本低等特點(diǎn)。

3 系統(tǒng)模型
為了在數(shù)據(jù)處理和運(yùn)算時仍能達(dá)到更高的精度和更快的處理速度，考慮采用時鐘頻率較高的FPGA芯片實現(xiàn)此系統(tǒng)。這樣做的好處是可以采用先進(jìn)的Top-Down設(shè)計方法，從系統(tǒng)原型人手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。在功能級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，然后用綜合工具將設(shè)計轉(zhuǎn)化為具體門電路網(wǎng)表后，將整個系統(tǒng)下載到FPGA芯片中執(zhí)行。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避免設(shè)計工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率。所以FPGA芯片在理論上更加適合作為此方案的硬件載體。此系統(tǒng)在FPGA中的數(shù)據(jù)處理流程如圖3所示。

根據(jù)上述的數(shù)據(jù)處理過程可以建立系統(tǒng)的頂層功能模塊框圖如圖4所示。主流FPGA的規(guī)模和內(nèi)部結(jié)構(gòu)完全可以滿足框圖要求，可見在FPGA中實現(xiàn)此速度測量系統(tǒng)完全具有可行性。