高性能手持示波表低功耗設(shè)計中的關(guān)鍵技術(shù)

　　方案二：多片相對低速ADC拼合實現(xiàn)500MSaps。針對要求，這里可通道選擇兩片AD9481交替采集實現(xiàn)，該方案需提供兩對相差180度的250MSaps的時鐘，共四路時鐘，這種情況，完全可以由FPGA直接提供實現(xiàn)。該方案最大特點在于時鐘靈活性高，比如在慢速時基檔位下，可以在FPGA中靈活設(shè)置不同頻率的采樣時鐘，達到動態(tài)減小功耗的目的。

　　根據(jù)示波表工作的不同狀態(tài)，對兩種方案的ADC部分功耗情況進行了對比，如表2所示。

　　其中Po是指采用單片AT84AD004因為需要的額外時鐘器件而帶來的功耗，大約200mW，全速/雙通道是指示波表雙通道都處于運行狀態(tài)，且ADC工作在最高采樣率500MSaps情況下，慢速是指示波表工作在慢時基檔位，ADC的工作采樣率 250MSaps。

　　兩種方案的ADC方案功耗對比如圖2所示：

　　顯然，方案二在各種工作模式下的功耗都低于方案一。實際上，ADC全速采樣所對應(yīng)的時基檔位個數(shù)通常不到時基檔位總個數(shù)的30%，慢速時基檔位占大部分；而用戶大多數(shù)時間是使用一個通道進行測量，單通道使用占主要部分；所以“慢速/雙通道”、 “全速/單通道”、“慢速/單通道”模式是主要工作狀態(tài)，而在“慢速/雙通道”、“慢速/單通道”模式下，方案二的功耗遠遠低于方案一。另外，實際上 ADC的功耗與采樣率是成正比關(guān)系，當(dāng)系統(tǒng)采樣率在小于250MSaps的時候，ADC功耗還有減小的空間，此時可以通過FPGA靈活的改變送到ADC的采樣時鐘頻率來實現(xiàn)。圖3是AD9481在不同采樣率情況下的功耗情況，可以看到當(dāng)采樣時鐘為20Msaps情況下，功耗已經(jīng)低于300mW。

　　所以，在拼合采樣質(zhì)量滿足要求的情況，手持示波表中數(shù)據(jù)采集方案采用多片ADC拼合采集方案更具有高的靈活性，功耗更低。

　　在實際方案驗證過程中，對兩種方案的采樣質(zhì)量進行了對比測試，在最高采樣率500MSaps情況下，方案二通過FPGA產(chǎn)生兩路相位差180度的250MHz采樣時鐘分別送到兩片ADC中，進行交替采樣，得到的有效位數(shù)僅比方案一有的效位數(shù)低約0.3bit，完全滿足示波表的應(yīng)用要求，而由此換來的低功耗則是非?？捎^的。

4、其他低功耗策略

　　在設(shè)計示波表過程中，除以上討論的數(shù)據(jù)采集系統(tǒng)低功耗設(shè)計及注意電源模塊高效率外，做好以下幾方面將有利于優(yōu)化整機功耗。

　?。?） 處理器系統(tǒng)的低功耗管理；在處理及運算要求低的狀態(tài)情況下，應(yīng)注意適當(dāng)降低處理器及存儲器的運行時鐘頻率，這部分能夠降低的功耗還是比較明顯。

　?。?）液晶背光的管理；液晶模塊的功耗主要是來自液晶的背光，這里一般采用直流LED背光方式，通過專用的LED背光驅(qū)動IC，可以調(diào)節(jié)LED背光的明暗強度，強背光和弱背光功耗差別較大。

　?。?）合理設(shè)計開機順序。在硬件設(shè)計中，比如默認狀態(tài)下，示波表的信號調(diào)理模塊、高速ADC采集模塊、液晶背光等均為節(jié)電控制狀態(tài)，開機時，先啟動處理系統(tǒng)模塊，然后在逐步啟動如液晶背光、模擬信號調(diào)理模塊、數(shù)據(jù)采集系統(tǒng)等，這樣可以有效降低開機時的沖擊電流，達到保護電池和節(jié)電的目的。

5、結(jié)論

　　在手持示波表中采用多片相對低速的ADC交替采樣，拼合實現(xiàn)高采樣率的方法，不僅有利于實現(xiàn)低功耗動態(tài)管理，而且較低的數(shù)據(jù)流對于后端數(shù)據(jù)接收和存儲是易于實現(xiàn)，另外采集系統(tǒng)的硬件成本也會大大降低。圖4是對整機運行在不同工作狀態(tài)時測試的功率消耗對比圖，這里在不同狀態(tài)下主要對ADC及模擬信號調(diào)理通道等進行了低功耗管理。

　　從圖中看到，停止?fàn)顟B(tài)下的功耗不到全速雙通道工作時消耗功耗的一半，由此可見，根據(jù)示波表各個工作狀態(tài)，靈活控制各個模塊的工作情況，達到功耗的合理分配，是非常有意義的，而多片ADC并行采樣的方案為此提供了靈活的應(yīng)用平臺。