測(cè)試3G手機(jī)的DigRF技術(shù)

　　DigRF 3G支持?jǐn)?shù)字傳輸下的三種時(shí)序模式，具體取決于被傳輸RF信息的類型（表1）。DigRF標(biāo)準(zhǔn)還支持三種公共的輸入基準(zhǔn)時(shí)鐘頻率（19.0 MHz、26.0 MHz和38.4 MHz）；時(shí)鐘通過(guò)SysClk信號(hào)送至基帶。與速度模式無(wú)關(guān)，DigRF處理器會(huì)用一個(gè)本地的FIFO緩沖管理數(shù)據(jù)流，當(dāng)傳輸幀時(shí)會(huì)產(chǎn)生一個(gè)無(wú)法預(yù)測(cè)的時(shí)序。

　　生產(chǎn)測(cè)試的挑戰(zhàn)

　　對(duì)采用DigRF協(xié)議器件作成功測(cè)試的關(guān)鍵是要找到一種方式，能在RF接收測(cè)試期間管控RxData包的不確定性狀態(tài)。在對(duì)DigRF產(chǎn)品作RF接收測(cè)試期間，能觀察到RxData信號(hào)合成狀態(tài)的多級(jí)不確定性：

相位時(shí)序；
幀時(shí)序；
幀類型；
有效載荷中的數(shù)據(jù)。

　　312 Mbps的數(shù)據(jù)速率來(lái)自于一個(gè)1248 MHz主時(shí)鐘（一般由PLL生成）的1/4分頻器。在生產(chǎn)性測(cè)試系統(tǒng)中，考慮到影響RF前端的相位噪聲性能的重要性，器件的時(shí)鐘輸入應(yīng)由RF儀器提供。與普通數(shù)字子系統(tǒng)相比較，這個(gè)時(shí)鐘源的起始相位通常是不可控的。DUT（待測(cè)設(shè)備）的輸入時(shí)鐘相位未定，PLL倍頻器/分頻器產(chǎn)生的相位也不確定，兩者結(jié)合導(dǎo)致RxData輸出時(shí)序無(wú)法預(yù)測(cè)，包括器件各上電循環(huán)之間，以及多地點(diǎn)并行測(cè)試配置中的不同器件之間的輸出時(shí)序。

　　一種生產(chǎn)型測(cè)試儀應(yīng)有這種能力，即在各次測(cè)試間對(duì)測(cè)試儀硬件和DUT作必要修改時(shí)，仍保持?jǐn)?shù)字子系統(tǒng)的運(yùn)行。它使測(cè)試儀能夠維持相對(duì)于DUT輸出的選通時(shí)序，避免在正式運(yùn)行中的選通相位重調(diào)，節(jié)省了測(cè)試時(shí)間。
下一個(gè)重要的測(cè)試挑戰(zhàn)是尋找一個(gè)能處理多級(jí)不確定性數(shù)據(jù)包傳輸性能的方式。如圖3所示，在DUT的每個(gè)RF接收測(cè)試期間，測(cè)試儀都不知道每個(gè)包會(huì)在哪個(gè)測(cè)試循環(huán)中傳輸，包的類型會(huì)是什么，或者包的類型是否符合預(yù)期（例如，RFIC會(huì)生成一個(gè)主動(dòng)的控制狀態(tài)消息）。

圖 3. 由于數(shù)據(jù)包的不確定性，在一款器件的每次RF接收測(cè)試期間，測(cè)試儀不知道每個(gè)包會(huì)在哪個(gè)測(cè)試循環(huán)中傳輸，包的類型是什么，或者包的類型是否符合預(yù)期。
　　馬上能看出，測(cè)試程序不能在數(shù)字測(cè)試模式中采用固定循環(huán)周期的選通隔離所需I/Q數(shù)據(jù)。同樣，對(duì)同步或頭的數(shù)字匹配回路不能以DigRF速度，足夠快地通過(guò)ATE儀器的流水線，儀器也不能完成對(duì)頭信息的實(shí)時(shí)識(shí)別和決策。

　　ATE策略的比較

　　傳統(tǒng)生產(chǎn)測(cè)試系統(tǒng)有靜態(tài)的選通時(shí)序以及簡(jiǎn)單的比較功能（例如H、L、X、M、V、存儲(chǔ)），因此它們自身并不具備強(qiáng)大的校準(zhǔn)能力，以應(yīng)對(duì)DigRF器件需要的非確定性。不過(guò)，這類測(cè)試儀中的數(shù)字儀器有所需要的數(shù)字捕捉能力，一般用于ADC（模數(shù)轉(zhuǎn)換器）輸出數(shù)據(jù)或DUT寄存器讀取操作。因此，你可以保留在這臺(tái)儀器上的投資，并且采用一種批量捕捉和后處理技術(shù)（block-capture-and-post-processing）應(yīng)對(duì)DigRF的RF接收測(cè)試挑戰(zhàn)。

　　對(duì)于RF接收測(cè)試，一般CW（連續(xù)波）測(cè)試需要1kB至4kB的I/Q采樣，而日益普遍的采用調(diào)制波形的系統(tǒng)級(jí)測(cè)試則使用16 kB至32 kB的I/Q采樣。注意轉(zhuǎn)換為實(shí)際的串行位：

　　1k I/Q = 1024 [8 bits (I) + 8 bits (Q)] 協(xié)議_開(kāi)銷 = 串行位數(shù)

　　為了解決實(shí)時(shí)情況下的非確定性行為，測(cè)試儀必須提供專為DigRF 3G DUT與數(shù)字捕捉之間編碼的數(shù)字邏輯。其目標(biāo)是在數(shù)據(jù)到達(dá)測(cè)試儀的DSP（數(shù)字信號(hào)處理器）前，減輕捕捉時(shí)所出現(xiàn)的所有時(shí)序與數(shù)據(jù)不確定性問(wèn)題。
一種測(cè)試選擇是在DIB（器件接口板）上設(shè)計(jì)一個(gè)FPGA（現(xiàn)場(chǎng)可編程門陣列）電路。這種方法可以用一片廉價(jià)器件提供定制邏輯，但也有三個(gè)麻煩：