一種測(cè)量石英晶體靜電容的新方法

3． 測(cè)試系統(tǒng)設(shè)計(jì)

3.1 測(cè)試系統(tǒng)硬件設(shè)計(jì)

測(cè)試系統(tǒng)硬件框圖如圖4所示：

測(cè)試系統(tǒng)硬件由計(jì)算機(jī)、CPLD芯片、DDS信號(hào)源、π網(wǎng)絡(luò)、幅相檢測(cè)模塊和A/D轉(zhuǎn)換器組成。其中， CPLD、DDS、幅相檢測(cè)模塊和A/D轉(zhuǎn)換器集成在一塊PCI擴(kuò)展板上。作為控制核心的計(jì)算機(jī)通過(guò)PCI接口發(fā)出的地址和數(shù)據(jù)信號(hào)由CPLD芯片轉(zhuǎn)換為相應(yīng)的控制邏輯控制DDS、幅相檢測(cè)模塊和A/D轉(zhuǎn)換器工作。DDS信號(hào)源發(fā)出設(shè)定頻率、相位和幅值的信號(hào)激勵(lì)π網(wǎng)絡(luò)。π網(wǎng)絡(luò)上帶有插座，可插入晶體或電阻、電容等元器件。π網(wǎng)絡(luò)輸出的矢量電壓信號(hào)Vb接入幅相檢測(cè)模塊。幅相檢測(cè)模塊的輸出直流電壓輸入A/D轉(zhuǎn)換器，轉(zhuǎn)換為數(shù)字信號(hào)后經(jīng)CPLD輸入計(jì)算機(jī)。

3.2 測(cè)試系統(tǒng)軟件設(shè)計(jì)

測(cè)試軟件采用Visual C＋＋語(yǔ)言編寫，實(shí)現(xiàn)人機(jī)交互界面、測(cè)量控制和數(shù)據(jù)處理的功能。測(cè)量控制包括對(duì)DDS各通道頻率、相位和幅度控制字的設(shè)置，以及對(duì)A/D轉(zhuǎn)換器內(nèi)部指令寄存器的寫入和轉(zhuǎn)換結(jié)果的讀取。數(shù)據(jù)處理部分主要是對(duì)已轉(zhuǎn)換為數(shù)字量的幅相檢測(cè)模塊的輸出直流電壓進(jìn)行計(jì)算，由前述關(guān)系得出靜電容的值。由于在實(shí)際測(cè)量條件下， 該直流電壓與Vb之間并不是嚴(yán)格的對(duì)數(shù)線性關(guān)系，所以需要對(duì)這一函數(shù)關(guān)系進(jìn)行擬合，根據(jù)擬合后的關(guān)系，可由直流電壓值計(jì)算出Vb，然后按照前面所列方程，得到靜電容C0的值。

4． 實(shí)驗(yàn)數(shù)據(jù)與處理

以SA公司的250B作為標(biāo)準(zhǔn)儀器，將采用本方案所測(cè)得的C0值與250B的測(cè)量結(jié)果進(jìn)行比對(duì)，檢驗(yàn)測(cè)量精度是否滿足工業(yè)生產(chǎn)要求。在工業(yè)生產(chǎn)中，要求石英晶體靜電容的測(cè)量范圍為1～10pF，測(cè)量誤差小于0.1pF。實(shí)驗(yàn)數(shù)據(jù)如表1所示：

5．結(jié)論

在π網(wǎng)絡(luò)零相位法的基礎(chǔ)上，采用了“DDS激勵(lì)、π網(wǎng)絡(luò)響應(yīng)、幅相檢測(cè)計(jì)算容抗”的方法測(cè)量石英晶體的靜電容，并由此設(shè)計(jì)制作了實(shí)驗(yàn)測(cè)量系統(tǒng)來(lái)實(shí)現(xiàn)該方案。該方法把測(cè)量石英晶體的靜電容和諧振頻率統(tǒng)一起來(lái)，簡(jiǎn)化了測(cè)量電路。通過(guò)實(shí)際測(cè)量一批晶體和小電容，證明在1～10pF范圍內(nèi)測(cè)量誤差小于0.1pF,能滿足實(shí)際要求，可以在此基礎(chǔ)上開(kāi)發(fā)實(shí)際的石英晶體中間測(cè)試系統(tǒng)。

本文作者創(chuàng)新點(diǎn)：采用“DDS激勵(lì)、π網(wǎng)絡(luò)響應(yīng)、幅相檢測(cè)計(jì)算容抗”的方法測(cè)量石英晶體的靜電容，實(shí)現(xiàn)了頻率測(cè)量與電容測(cè)量的統(tǒng)一。