基于LVDS的超高速ADC數(shù)據(jù)接收設(shè)計(jì)

摘要：超高速ADC通常采用LVDS電平傳輸數(shù)據(jù)，高采樣率使輸出數(shù)據(jù)速率很高，達(dá)到百兆至吉赫茲量級(jí)，如何正確接收高速LVDS數(shù)據(jù)成為一個(gè)難點(diǎn)。本文以ADS42LB69芯片的數(shù)據(jù)接收為例，從信號(hào)傳輸和數(shù)據(jù)解碼兩方面，詳述了實(shí)現(xiàn)LVDS數(shù)據(jù)接收應(yīng)該注意的問(wèn)題及具體實(shí)現(xiàn)方法，并進(jìn)行實(shí)驗(yàn)測(cè)試、驗(yàn)證了方法的正確性。

關(guān)鍵詞：LVDS ADC數(shù)據(jù)接收信號(hào)完整性FPGA

1 引言

軟件無(wú)線(xiàn)電概念要求雷達(dá)系統(tǒng)的數(shù)字化盡量靠近天線(xiàn)，因此數(shù)字接收系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器的速率提出了很高要求。高速高精度ADC會(huì)輸出多位高速數(shù)據(jù)流，目前主流的數(shù)據(jù)傳輸電平為低電壓差分信號(hào)(LVDS)。LVDS的差分傳輸特性使其產(chǎn)生的電磁干擾很小，還可有效抑制共模噪聲，增大抗干擾能力。隨著數(shù)據(jù)速率的提高，多位數(shù)據(jù)同步接收的時(shí)間窗變小，如何保證多通道數(shù)據(jù)的正確接收成為了設(shè)計(jì)難點(diǎn)。為了降低此難度，目前ADC器件普遍采用串行方式，利用較少數(shù)據(jù)線(xiàn)完成多位采樣數(shù)據(jù)的傳輸。本文針對(duì)多位高速LVDS數(shù)據(jù)傳輸?shù)碾y題，研究了實(shí)現(xiàn)LVDS數(shù)據(jù)正確接收的方法，并以ADS42LB69為例，設(shè)計(jì)了一套基于 Xilinx公司FPGA平臺(tái)的數(shù)據(jù)采集板，進(jìn)行了試驗(yàn)驗(yàn)證。下面從信號(hào)傳輸和數(shù)據(jù)解碼兩方面，詳細(xì)介紹設(shè)計(jì)中需注意的問(wèn)題以及具體的實(shí)現(xiàn)方法。

2 信號(hào)傳輸

為完成數(shù)據(jù)正確接收，首先要保證信號(hào)傳輸?shù)耐暾?，減小失真，使接收端能正確獲取串行LVDS數(shù)據(jù)。信號(hào)完整性可以分為時(shí)序、噪聲和電磁干擾三種。對(duì)于高速數(shù)字信號(hào)傳輸，信號(hào)完整性包括波形完整性和時(shí)序完整性?xún)煞矫妗?/p>

2.1 波形完整性

波形完整性指?jìng)鬏斁€(xiàn)對(duì)信號(hào)的電壓電流功率等電氣性能的影響。影響波形完整性的主要噪聲源有三類(lèi)：?jiǎn)我痪W(wǎng)絡(luò)的信號(hào)完整性，兩個(gè)或多個(gè)網(wǎng)絡(luò)間的串?dāng)_，來(lái)自系統(tǒng)的電磁干擾和輻射。針對(duì)每種噪聲源，設(shè)計(jì)中需要通過(guò)不同的方式解決。

第一類(lèi)問(wèn)題指在信號(hào)傳輸路徑上阻抗不連續(xù)引起的反射與失真。式(1)給出了射頻傳輸線(xiàn)的反射系數(shù)與傳輸線(xiàn)阻抗的關(guān)系(其中，γ為反射系數(shù)，為負(fù)載阻抗，ZL為傳輸線(xiàn)特性阻抗)。由式可知，當(dāng)負(fù)載阻抗與傳輸線(xiàn)特性阻抗相等時(shí)，反射系數(shù)為零，信號(hào)才能無(wú)失真?zhèn)鬏敗Ｒ虼?，為了保證信號(hào)波形完整性，要求傳輸線(xiàn)阻抗連續(xù)，且接收端阻抗要進(jìn)行精確匹配。傳輸線(xiàn)阻抗連續(xù)要求PCB布線(xiàn)時(shí)進(jìn)行特別設(shè)計(jì)，包括對(duì)差分信號(hào)線(xiàn)進(jìn)行100Ω阻抗控制，數(shù)據(jù)線(xiàn)盡量在同一層走線(xiàn)，參考平面要連續(xù)等。負(fù)載阻抗匹配通過(guò)在接收端放置100Ω電阻實(shí)現(xiàn)。為降低布板難度，Xilinx公司FPGA內(nèi)部集成了匹配電阻，阻值可依應(yīng)用需求配置。

當(dāng)信號(hào)傳輸路徑與相鄰網(wǎng)絡(luò)間存在互感或互容時(shí)，信號(hào)會(huì)從一個(gè)網(wǎng)絡(luò)到達(dá)另一個(gè)網(wǎng)絡(luò)，從而引起網(wǎng)絡(luò)間的串?dāng)_。為減小此類(lèi)問(wèn)題，要求在PCB布線(xiàn)時(shí)，相鄰信號(hào)線(xiàn)間距要遠(yuǎn)，線(xiàn)長(zhǎng)盡可能短。系統(tǒng)的電磁干擾問(wèn)題需要在系統(tǒng)設(shè)計(jì)時(shí)，統(tǒng)籌考慮，減小各部件的輻射，從而減小電磁干擾。

2.2 時(shí)序完整性

采樣數(shù)據(jù)通過(guò)多對(duì)LVDS差分線(xiàn)傳輸，在接收端同時(shí)鎖存，并通過(guò)串并轉(zhuǎn)換和數(shù)據(jù)重排后恢復(fù)。通常ADC芯片會(huì)輸出高速數(shù)據(jù)同步時(shí)鐘和幀時(shí)鐘，用于數(shù)據(jù)鎖存、串并轉(zhuǎn)換和解碼。接收端在同一時(shí)刻鎖存所有信號(hào)線(xiàn)上的數(shù)據(jù)，為了保證接收端正確獲取數(shù)據(jù)，要求使各傳輸線(xiàn)延遲盡量相同。為了保證傳輸線(xiàn)延遲一致，需要在PCB中對(duì)所有數(shù)據(jù)線(xiàn)和幀時(shí)鐘布線(xiàn)進(jìn)行等長(zhǎng)約束。由于制板及焊接工藝的精度限制，最終電路板上各數(shù)據(jù)線(xiàn)延遲仍然會(huì)有差異，此時(shí)需要在 FPGA中調(diào)節(jié)信號(hào)延遲以保證時(shí)序完整性?？赡艽嬖诘臅r(shí)序完整性問(wèn)題包括幾種類(lèi)型：

1)某位數(shù)據(jù)線(xiàn)延遲值偏大或偏小，導(dǎo)致此線(xiàn)上傳輸?shù)臄?shù)據(jù)位與其他數(shù)據(jù)位不是來(lái)自同一采樣數(shù)據(jù)，此時(shí)可以通過(guò)FPGA中的IODELAY模塊調(diào)整數(shù)據(jù)線(xiàn)延遲。

2)幀時(shí)鐘與數(shù)據(jù)線(xiàn)延遲差別大，導(dǎo)致數(shù)據(jù)無(wú)法正確解碼，同樣地，可以在此線(xiàn)傳輸路徑中插入IODELAY核(FPGA中)調(diào)整延遲。

3)同步時(shí)鐘與數(shù)據(jù)線(xiàn)延遲差別大，當(dāng)數(shù)據(jù)不滿(mǎn)足建立保持時(shí)間時(shí)，無(wú)法被正確接收。有兩種途徑解決此問(wèn)題，一是通過(guò)IODELAY模塊調(diào)整時(shí)鐘線(xiàn)延遲，二是改變鎖相環(huán)輸出時(shí)鐘的相位。

3 數(shù)據(jù)解碼

在保證信號(hào)傳輸完整性，獲得正確的串行數(shù)據(jù)后，還需進(jìn)行串并轉(zhuǎn)換及數(shù)據(jù)重組才能獲得最終的采樣數(shù)據(jù)，此過(guò)程在FPGA內(nèi)實(shí)現(xiàn)。ADS4 2LB69支持4線(xiàn)(lane)串行傳輸，每lane傳輸4bit數(shù)據(jù)，F(xiàn)PGA內(nèi)接收此ADC數(shù)據(jù)的程序結(jié)構(gòu)示意如圖1所示。串行數(shù)據(jù)lane和幀時(shí)鐘 (frame)，首先進(jìn)行1：4串并轉(zhuǎn)換，數(shù)據(jù)lane對(duì)應(yīng)4bit數(shù)據(jù)寄存一級(jí)后輸出8bit數(shù)據(jù)(其中，低4bit為其一時(shí)刻的數(shù)據(jù)D0，高4bit 為后一時(shí)刻鎖存的數(shù)據(jù)D1)，再依據(jù)4bit frame數(shù)據(jù)從8bit寄存數(shù)據(jù)中獲取正確的4bit數(shù)據(jù)，最后按照ADC手冊(cè)中順序?qū)?組4bit數(shù)據(jù)進(jìn)行重排獲得16bit采樣數(shù)據(jù)。

1：4串并轉(zhuǎn)換使用FPGA內(nèi)部ISERDES核完成。由于ISERDES核開(kāi)始進(jìn)行串并轉(zhuǎn)換的時(shí)刻不確定，轉(zhuǎn)換后的4bit并行frame數(shù)據(jù)有四種值，分別對(duì)應(yīng)不同的數(shù)據(jù)位獲取情況，如圖2所示。

4 實(shí)驗(yàn)驗(yàn)證

為了驗(yàn)證多位LVDS數(shù)據(jù)接收設(shè)計(jì)的正確性，在實(shí)驗(yàn)室對(duì)數(shù)據(jù)采集板進(jìn)行了測(cè)試。采用信號(hào)源模擬輸入信號(hào)和采樣時(shí)鐘，通過(guò)JTAG測(cè)試接口將FPGA內(nèi)部重排后的采樣數(shù)據(jù)，上傳至PC機(jī)并在chipscope軟件中顯示。圖3顯示了采樣時(shí)鐘為180MHz、輸入信號(hào)頻率10MHz時(shí)的測(cè)試結(jié)果，其中frame_ilatst是用于獲取數(shù)據(jù)位的幀時(shí)鐘數(shù)據(jù)，data是采樣數(shù)據(jù)時(shí)序波形，由圖可知，波形是單頻點(diǎn)正弦波，證明了設(shè)計(jì)的正確性。

5 結(jié)語(yǔ)

超速ADC的LVDS數(shù)據(jù)的正確接收對(duì)于數(shù)字接收機(jī)是至關(guān)重要的。文中從理論分析和設(shè)計(jì)實(shí)現(xiàn)兩個(gè)方面，詳述了如何實(shí)現(xiàn)多位高速LVDS數(shù)據(jù)的正確接收。采用Xilinx公司FPGA和ADS42LB69設(shè)計(jì)了數(shù)據(jù)采集板，并在FPGA內(nèi)實(shí)現(xiàn)了數(shù)據(jù)接收程序，實(shí)驗(yàn)測(cè)試表明此硬件和程序設(shè)計(jì)能夠完成采樣數(shù)據(jù)的正確接收。此文中方法對(duì)類(lèi)似的ADC數(shù)據(jù)接收設(shè)計(jì)具有一定的指導(dǎo)意義。