S3C2440的時(shí)鐘系統(tǒng)

由圖中可以看出，F(xiàn)in進(jìn)去后，經(jīng)過(guò)PLL電路，最終輸出兩個(gè)PLL信號(hào)頻率即MPLL和UPLL，這兩個(gè)又是什么呢

UPLL是專(zhuān)用于USB設(shè)備的，MPLL是用于CPU及外圍電路的，不清楚，還是得找s3c2440的datasheet，下面這就是從datasheet中截取的：

圖中給出了各種接口設(shè)備使用的時(shí)鐘信號(hào)

UPLL是USB專(zhuān)用，這里就不講了，下面重點(diǎn)講下MPLL，剛才已經(jīng)說(shuō)了MPLL主要用于CPU和外圍設(shè)備，但外圍設(shè)備和CPU的工作頻率并不一樣啊，CPU的工作頻率肯定比外設(shè)要高，這就必然要對(duì)MPLL進(jìn)行處理，于是FCLK，HCLK，PCLK就登場(chǎng)了

首先講下FCLK，首先看下datasheet中的介紹:

The Clock control logic in S3C2440A can generate the required clock signals including FCLK for CPU, HCLK for the
AHB bus peripherals, and PCLK for the APB bus peripherals.

相信搞嵌入式的都能看的懂，F(xiàn)CLK是CPU用的，HCLK是AHB總線用的，比如說(shuō)SDRAM，PCLK是APB總線用的，比如說(shuō)UART。這三個(gè)我們一個(gè)個(gè)來(lái)講解，首先看FCLK，CPU用的，看datasheet中的關(guān)于FCLK的時(shí)序圖，我們就會(huì)看出一些東東。

從上面的圖中可以看到FCLK在CPU上電后，過(guò)了一段時(shí)間就發(fā)生了比較大的變化，明顯值變大了，從上面這個(gè)圖中我們可以大致看出s3c2440上電啟動(dòng)過(guò)程：

1、上電幾毫秒后（power由低變高），晶振輸出穩(wěn)定，此時(shí)FCLK=晶振頻率，nRESET信號(hào)恢復(fù)高電平后，CPU開(kāi)始執(zhí)行指令。

2、我們可以在程序開(kāi)頭啟動(dòng)MPLL，在設(shè)置MPLL的幾個(gè)寄存器后，需要等待一段時(shí)間(Lock Time)，MPLL的輸出才穩(wěn)定。在這段時(shí)間(Lock Time)內(nèi)，F(xiàn)CLK停振，CPU停止工作。Lock Time的長(zhǎng)短由寄存器LOCKTIME設(shè)定。